[发明专利]一种底层埋入式微米级三维薄膜电感器及其制造方法

说明书

技术领域

本发明涉及一种微电子技术领域的器件及其制作方法，具体为一种底层埋入式微米级三维薄膜电感器及其制造方法。

背景技术

随着集成电路的普及，电子元器件的微型化成为一种趋势。而目前电感是制约微型化进程的一个重要环节。国内外有很多关于微型电感的报道，多数是二维平面型的薄膜电感，这些微型电感的电感值仍较低，不能满足多数场合的要求。因而我们仍经常看到一块集成电路板上放置着漆包线绕指在磁环外的大电感。这种场景体现了应用上对大电感值的微型电感的迫切需求。

三维薄膜电感，通电后产生的磁通量会大于二维平面行的薄膜电感。尤其是薄膜导线缠绕磁性膜性层(类似于漆包线外绕磁体)的三维薄膜电感，内置的高磁导率磁芯能放大磁通量，更容易获得大的电感值。

根据文献调研，薄膜导线缠绕磁性膜性层(类似于漆包线外绕磁体)的三维薄膜电感主要有以下两种制备方法：(1)采用光刻镀膜的方法。根据光刻套刻技术，在衬底上制备多层膜(底条纹导线层、磁芯层、顶条纹导线层)，使他们在垂直于衬底平面的方向上有叠层式的分布，两条纹导线层通过触点在磁芯层的两侧相互连接，缠绕式包裹着磁性层，形成三维薄膜电感。这种方法比较简单，是制备微电路较常用而成熟的方法。但存在一个明显的缺陷，由于底导线层的条形栏栅型起伏形状，导致其上的膜层也是蜿蜒起伏的。膜层在垂直方向的不能完全分离开(见图1)。约1/3的磁性层区与底导线层为同一平面，约1/3的磁性层区与顶导线层为同一平面，部分底导线层与顶导线层在同一平面。这极大的减小了薄膜线圈所夹的截面面积和磁芯层的占空比。同时蜿蜒起伏的结构使得磁性层中存在应力，会很大程度影响其软磁性能。(2)光刻镀膜结合微加工的方法。该方法在生长出底条纹导线层后，甩一种绝缘有机胶体，固化后用微加工的方法抛光平表面，使得后面的磁性层生在在平整的表面。然后在甩该绝缘有机胶体，固化后用微加工的方法抛光平表面在生长顶条纹导线层，两导线层通过电镀出电极柱的方式连接。该方法得到的膜层在垂直方向上是完全分离且均是平整的，达到了类似于漆包线外绕磁体的效果(见图2)。然而，该方法也同样存在缺陷。结合微加工的方法会是工艺变得更加复杂，多了抛光、电镀等步骤，不是目前微电路的主流加工工艺。更致命的是，微加工的抛光法在水平上对其他器件会有毁灭性的破坏，也不适合大规模集成电路的制备。

发明内容

本发明提供了一种可以解决磁性层的弯曲及各层在垂直平面方向部分交叠的问题的底层埋入式微米级三维薄膜电感器及其制作方法。

本发明解决上述技术问题的技术方案如下：一种底层埋入式微米级三维薄膜电感器，包括衬底、导线底层、导线顶层和包裹有绝缘层的磁性层，所述导线顶层位于所述导线底层上，所述磁性层位于所述导线顶层和所述所述导线底层之间，所述导线底层和导线顶层均为Cr膜、Cu膜和Cr膜叠加组成的，所述磁性层为Cr膜、Cu膜、FeCuNbSiB膜、Cu膜和Cr膜叠加组成的，所述导线底层埋入衬底内，所述导线底层的上表面与衬底平面持平。

本发明的有益效果为：本发明提出了底层埋入式的概念，即在底导线层光刻实现后不直接镀膜，而是采用刻蚀的方法使衬底下凹，再镀膜，将底导线层斜纹埋入凹槽，并通过控制厚度，让底导线层斜纹的顶部与衬底基本持平。然后在该平面上依次镀绝缘层、磁芯层、绝缘层、顶条纹导线层。通过纯光刻法，实现结构优良的三维薄膜电感器。并通过改善工艺，将尺寸减小到微米级,成功避免了磁性层的弯曲及各层在垂直平面方向部分交叠的情形。

进一步的，所述磁性层由绝缘底层和绝缘顶层包裹，所述绝缘底层和绝缘顶层被导线底层和导线顶层通过触点对接缠绕包裹。

进一步的，所述导线底层和导线顶层为薄膜斜纹层。

进一步的，所述磁性层是环型跑道形状。

采用上述进一步方案的有益效果为：采用闭环会达到更高的磁导率。进一步的，所述磁性层的厚度为2到10μm。

本发明还涉及了一种底层埋入式微米级三维薄膜电感器制造方法，包括以下步骤：

(1)在衬底(本发明可采用本征硅衬底)上采用PECVD的方法镀上SiO₂层；

(2)采用负胶光刻，在衬底上暴露出导线底层图案；

(3)采用HF水溶液腐蚀掉暴露的SiO₂，正好露出衬底；

(4)利用磁控溅射依次生长Cr膜、Cu膜和Cr膜作为导线底层，多层膜总厚度为步骤(1)中SiO₂层的厚度；

(5)通过去胶工艺，得到导线底层；

(6)将基片用PECVD的方法生长绝缘底层；