[发明专利]基于扇圆的多扇出路径的中继器插入方法

说明书

本发明提出了一种基于扇圆的多扇出路径的中继器插入方法，假设路径的扇入点为n，本发明通过对邻近的扇入点进行分组优化及线长判定，进而确定中继器的插入位置，从而获得优化线长的效果。本发明优于EDA工具自动优化多扇出路径的优化方法，其是一种同时考虑线长和拥塞的中继器插入优化方法，能减少插入的中继器数量，缓解拥塞问题，并优化互连延时。

技术领域

本发明涉及一种用于优化纳米工艺下的中继器插入优化多扇出路径的方法，使其数据路径更快地达到时序收敛要求，降低中继器的插入数目。

背景技术

当集成电路工艺进入到纳米级之后，VLSI设计正面临着更加严峻的挑战，诸如电路的时延、成本、功耗、可靠性等问题。据预测，80％以上的关键路径延时是由互连产生的，因此，互连线延时已成为决定芯片性能好坏的关键因素。

为了保证芯片设计能够达到时序收敛的目标，互连线的延时优化就显得格外重要，其中，中继器插入方法是减小互连线延时最常用、最有效的方式之一。

中继器插入对线长优化的方法有很多种。有人综合考虑了工艺的变化对互连延时的影响，Alpert等人在论文Wire segmenting for improved buffer insertion中提出同时权衡中继器的插入级数并进行互连线调整的方式的时序优化算法。Narasimhan等人在论文Variability aware low-power delay optimal buffer insertion for globalinterconnects中提出一种基于概率分布和接收程度的中继器插入的延时优化算法，其综合考虑了由于工艺的变化对互连线延时的影响。

发明内容

针对40纳米工艺下物理设计中存在一些多扇出互连网络，采用EDA(ElectronicDesign Automation，电子设计自动化)工具自动优化可能引起插入的中继器数量过多，从而导致局部单元密度过高所引起的电压降和拥塞问题，本发明提出一种基于扇圆的多扇出路径的中继器插入方法。本发明该方法通过同时考虑多扇出路径的线长、扇入点之间的位置关系以及邻近扇入点所能共用的驱动单元的负载情况，最大限度地缓解布线及单元拥塞。通过将邻近的扇入点进行分组优化，和线长预估模型对线长进行预估等最终确定中继器插入点的位置进而达到优化线长的目的。

该方法的提出旨在保证中继器插入级数较低且插入位置较优的目标，尽可能地使得中继器的插入位置起到有的放矢的作用，从而保证对多扇出路径获得较好的优化效果。从应用方面来讲，该方法可以作为传统EDA工具优化数据路径方法的补充，用于芯片物理设计布线优化关键路径的一种方法。根据STA(Static Timing Analysis，静态时序分析)结果，本流程的方法应用仅筛选出关键路径来进行延时的优化。

假设路径的扇入点为n，本发明通过对邻近的扇入点进行分组优化及线长判定，进而确定中继器的插入位置，从而获得优化线长的效果。

具体地，一种基于扇圆的多扇出路径的中继器插入方法，包括以下步骤：

第一步，获取所有需要优化的扇出点和扇入点的坐标集合；

第二步，从左至右、从上至下遍历所有多扇出路径所对应的扇入点，选取距离原点坐标(0,0)最近的两个扇入点；

第三步，找出能覆盖选取两扇入点的最小圆；

第四步，如果当前圆的直径d小于设定值l，继续寻找与取距离原点坐标(0,0)最近的两个扇入点中任意一点邻近的另一个扇入点，并找出能覆盖所有已选取扇入点的最小圆，直到所成圆的直径值d大于设定值l或者所成圆内包含的扇入点的数目大于设定值x，即完成一组扇入点的分组；

第五步，循环一到四步骤，直到所有的扇入点被分成N组，即分组完毕；

第六步，对每一组的扇入点找出能够包围它们的最小长方形；找到各个长方形的中心点，并在各个长方形的中心点位置插入中继器；