[发明专利]指令缓冲与对齐缓冲装置及其操作方法

说明书

本发明提供了一种指令缓冲与对齐缓冲装置，包括：指令缓冲区IB，包括2ⁿ个指令行IB[0]～IB[2ⁿ‑1]，每行包括2^m个单元；以及对齐缓冲区AB，包括2个指令行AB[0]和AB[1]，每行包括2^m个单元，其中：其中n、m是正整数；每个单元的宽度为处理器支持的最小指令宽度；以及IB和AB连接为使得从指令存储器返回的指令包被优先写入AB中，在AB存满指令之后，写入IB中。本发明还提供了该指令缓冲与对齐缓冲装置的操作方法。

技术领域

本发明涉及处理器设计领域，尤其涉及一种指令缓冲与对齐缓冲装置及其操作方法。

背景技术

在超长指令字处理器中，为了提高程序的执行性能，一般都采用一个指令缓冲将取指令流水和指令执行流水分开。以此来减少指令访存停顿对执行流水的影响。指令访存总线的宽度一般等于最大的并行指令包的宽度，而同一时钟周期可以发射进入执行级进行译码执行的指令条数却不固定，最少为1条，最多为指令包的指令数目。因而执行包中的指令宽度也不固定。当从指令缓冲中读取执行包时，需要进行指令对齐，即根据指令编码的特点，从指令包中得到合适的执行包。在现有的处理器结构中，多发射处理器指令集日益丰富，指令拆包的流水级往往要承担指令存储，指令对齐，指令拆包，指令码识别，指令分发等功能，逻辑量大。随着技术的进步，对处理器的性能要求日益增高，处理器的工作频率也迅速增加，因而，在指令拆包分发的流水级，应该尽量降低数据通路的路径长度，提高处理器的频率。

传统的指令缓冲结构中，指令读取逻辑负载大，路径延时长，在处理器日益增长的工作频率下，很可能成为处理器性能的瓶颈。

发明内容

为了从指令缓冲中读取执行包的逻辑量，提高处理器的运行速度，本发明提出了一种指令缓冲与对齐缓冲的装置及其操作方法。该装置包括指令缓冲区(InstructionBuffer，IB)和对齐缓冲区(Alignment Buffer，AB)。

所述指令缓冲区和对齐缓冲区的宽度均等于指令总线的数据宽度，一般情况下，也等于处理器支持的最大并行包的指令宽度。指令缓冲区的深度可根据处理器的情况具体设定，主要用于存储从指令存储器中取回的指令包。对齐缓冲区的深度设置为2，主要用于实现指令对齐。从指令包中根据指令编码的特点读取执行包，执行包可能为1条或多条指令，一个执行包有可能跨越2个指令包，因而设置对齐缓冲的深度为2。

当指令缓冲区与对齐缓冲区均为空的时候，从指令存储器返回的指令包优先写入对齐缓冲区，由低向高写入；当对齐缓冲区写满时，再由低向高写入指令缓冲区中。

发送给译码单元的执行包均读取自对齐缓冲区。读取执行包时，均从对齐缓冲的低位行AB[0]处读取，当最低位行读取完毕时，将高位行的内容依次写入次低位的行，如：IB[2]的内容写入IB[1]，IB[1]的内容写入IB[0]，IB[0]的内容写入AB[1]，AB[1]的内容写入AB[0]。

从对齐缓冲区中读取执行包时，以最小指令宽度为单位，设定读指针，从读指针指向处，读取一条或多条指令编码，根据处理器指令集并行指令的编码特点，判断当前执行包指令的数目，将执行包读出发送到译码单元，同时，根据读出执行包指令的宽度对读指针进行累加。

本发明另一方面提供了一种上述指令缓冲与对齐缓冲装置的操作方法，包括写入步骤和读出步骤。

写入步骤包括：(1)初始化时，指令缓冲区和对齐缓冲区均为空，读写指针均为0。(2)等待指令包从指令存储器中返回。(3)指令包返回时进行判断，首先检查AB是否满，若满，则将返回指令包写入IB写指针指向的IB行，并发送请求控制IB写指针累加，然后等待新的指令包返回；若AB不满，则进一步判断AB[0]是否为空，若AB[0]为空，则将返回的指令包写入AB[0]，并发送请求控制AB写指针累加，然后等待新的指令包返回；若AB[0]若不为空，则将返回指令包写入AB[1]，并发送AB满标志，然后等待新的指令包返回。