[发明专利]逐次逼近型模数转换器

说明书

本发明提供了一种逐次逼近型模数转换器，在比较器的运算放大器与地之间增设控制开关，当所述逐次逼近型模数转换器进行采样时，所述控制开关闭合，以使所述运算放大器处于休眠状态；当所述逐次逼近型模数转换器进行转换时，所述控制开关开启，以使所述运算放大器处于工作状态。由于控制开关的存在，可以控制运算放大器的工作状态，从而避免了在逐次逼近型模数转换器进行采样时，由于运算放大器仍处于工作状态所导致功耗的增加的问题，有效的降低了当信号源输出阻抗变大时，增加采样时间所带来SAR ADC功耗。

技术领域

本发明涉及通信技术领域，特别涉及一种逐次逼近型模数转换器。

背景技术

随着通信系统的迅猛发展和嵌入式系统的广泛应用，对模拟和数字部分的接口电路模数转换器(ADC)和数模转换器(DCA)的研究也越来越受重视。各种应用系统要求ADC具有高采样率，高精准度和宽动态范围。在常见的ADC转换结构中，逐次逼近型模数转换器(SARADC)是中等至高等分辨率应用的首选结构，SARADC具有功耗低、中等采样率和分辨率、便于集成等特点，从而被广泛应用于工业控制、数字电视和数据/信号采样等系统中。

请参考图1，其为现有的逐次逼近型模数转换器的结构示意图。如图1所示，所示逐次逼近模数转换器主要由采样保持电路10'可编程定时器20'，比较器(comparator)30'，数模转换器(DAC)60'，寄存器(N-bit Register)50'和移位寄存器(SARLogic)40'组成，其中，比较器(comparator)30'由运算放大器(OP)31'和与所述运算放大器31'相连的锁存器(Latch)组成。逐次逼近模数转换器的工作原理是基于二进制搜索算法，过程如下:模拟输入电压(Vin)由采样保持电路保持，为实现二进制搜索算法，N位寄存器首先设置在数字中间刻度(即:100...00,MSB为‘1')这样，数模转换器(DAC)输出(Vdac)被设置为Vref/2,Vref是提供给DAC的基准电压。然后，比较判断Vin是小于还是大于Vdac。如果Vin>Vdac，则比较器输出逻辑高电平或‘1’，N位寄存器的MSB保持‘1'。反之，比较器输入逻辑低电平，N位寄存器MSB清为`0'。随后，SAR控制逻辑移至下一位，并将该位设置为高电平，进行下一次比较。这个过程一直持续到最低有效位(LSB)。上述操作过程结束后，也就完成了转换，N位转换结果储存在寄存器内。

现有的SARADC为了适应不同的信号源输出阻抗，一般都采用采样时间可编程技术来实现，当信号源输出阻抗变大时，需要同时增加采样时间，但是增加采样时间会带来SARADC功耗的增加。对于该问题，本领域技术人员一直在寻找解决的方案。

发明内容

本发明的目的在于提供一种逐次逼近型模数转换器，以解决使用现有逐次逼近型模数转换器为了适应不同的信号源输出阻抗，当信号源输出阻抗变大时，增加采样时间所带来SARADC功耗的增加的问题。

图2为图1在SARADC采样时间k位可编程精度为N位时的工作时序图，由图2可知，在ts相位时，SARADC进行采样，采样时长为2kX，(X为一个单位时钟)；tc相位时，SARADC进行N次转换，转换时长为NX。发明人经过多次试验验证发现，在采样相位ts和转换相位tc中，比较器中的运算放大器一直处于工作状态，而实际上，发明人发现，在采样相位ts中，运算放大器是处于待命状态的，需要等到采样结束之后才开始工作。由此可知，当信号源输出阻抗变大时，增加采样时间所带来SAR ADC功耗的增加，一部分是由运算放大器处于工作状态产生的。

发明人正是基于上述研究发现，最终得到本申请的技术方案。本发明提供一种逐次逼近型模数转换器，所述逐次逼近型模数转换器包括：比较器，所述比较器包括运算放大器及设置于所述运算放大器与地之间的控制开关，当所述逐次逼近型模数转换器进行采样时，所述控制开关闭合，以使所述运算放大器处于休眠状态；当所述逐次逼近型模数转换器进行转换时，所述控制开关开启，以使所述运算放大器处于工作状态。