[发明专利]用于切换运行在不同时钟频率下的多个链路的时钟频率的装置和用于切换时钟频率的方法

说明书

本申请是申请号为201080056178.8、申请日为2010年12月10日、发明名称为“用于切换运行在不同时钟频率下的多个链路的时钟频率的装置和用于切换时钟频率的方法”的发明专利申请的分案申请。

相关申请的交叉引用

本申请要求的美国的非临时申请序列号为12/635,942，申请日为2009年12月11日的权利，将该申请的内容在此处全部引用以供参考。

技术领域

本申请涉及计算机总线和互联协议，诸如高速外部组件互连协议(PCIe：Peripheral Component Interconnect Express)，超级传递协议(HyperTransport)，或者类似的协议。

背景技术

在计算机系统中，提供多种总线用于将主机处理器和其他设备进行互连并且在其中传送数据。例如，已开发的取代旧版本的外部组件互连(PCI：Peripheral Component Interconnect)和PCI-X标准的高速外部组件互连(PCIe：Peripheral Component Interconnect Express)。PCIe被用在客户端、服务器以及工业应用中以作为主板(motherboard)级的互连来链接装配在主板上的外设以及作为附加主板的扩展卡接口。

PCIe和早期的PCI或PCI-X总线之间的区别是基于点到点串行链路的拓扑结构，而不是共享的并行总线结构。可以认为PCIe是取代旧的并行PCI和PCI-X总线的高速串行协议。在软件级上，PCIe则维持与PCI的兼容，这样的话，可在与PCIe的新特征没有直接的关系的遗留应用(legacy application)和操作系统中配置以及使用PCIe装置。

在PCIe1.0或1.1版本中，每条通道支持的数据速率为250MB/s。而在2007年发布的PCIe2.0版本中，加入了第二代信号模式，将信号的传输速率翻倍为500MB/s。而在目前开发的PCIe3.0中，将加入第三代信号模式从而使速率达到1GB/s。

PCIe2.0和3.0也维持与早期版本的PCIe(例如，PCIe 1.x)的兼容性。由于市场中依然使用与PCIe 1.x兼容的装置，因此与PCIe 2.0或3.0兼容的装置则需要与PCIe 1.x兼容的装置相连。PCIe 2.0或3.0装置需要切换由一个端口所请求的时钟频率(clock speed)并且在一段时间内不中断在任意其他端口上的数据传输的情况下无干扰(glitch-free)的更新该时钟频率。

发明内容

用于切换运行在不同时钟频率下的多链路的时钟频率的装置，包括分频器和时钟切换控制器。该分频器用于从源时钟信号生成多个不同频率的时钟信号。该时钟切换控制器用于在由多个链路端口请求的多个数据速率中选择一个最大的数据速率，并在选定的最大数据速率处将传送时钟信号与每个端口的时钟使能信号一起输出到端口，每个端口的时钟使能信号选择性地使能传输时钟信号来匹配由多个端口中的每一个所请求的数据速率。

用于切换运行在不同时钟频率下的多链路的时钟频率的方法，包括从一个源时钟信号生成多个不同频率的时钟信号。在由多个链路端口所请求的多个数据速率中确定一个最大的数据速率。在选定的最大速率处提供到多个端口中的每一个的传送时钟信号。提供时钟使能信号到多个端口中的每一个来选择性地使能传送时钟信号以匹配由多个端口的每一个所请求的数据速率。

一种存储由通用计算机执行的切换运行在不同时钟频率下的多链路的时钟信号的指令组的计算机可读存储介质。该指令组包括用于从一个源时钟信号生成多个不同频率的时钟信号的生成代码部分(segment)；用于在由多个链路端口请求的数据速率中确定最大数据速率的确定代码部分(segment)；用于为多个端口的每一个提供最大数据速率的时钟信号的第一提供代码部分(segment)；以及用于为多个端口的每一个提供时钟使能信号的第二提供代码部分(segment)，该时钟使能信号选择性地使能传输时钟信号以匹配由多个端口的每一个所请求的数据速率。该指令组可以是用于构建装置的硬件描述语言(HDL：hardware div language)指令。

附图说明

结合说明书中的实施例和附图，从下述说明书中可以得到更详细的描述，其中，

图1显示了分频器和时钟切换控制器的第一部分；

图2显示了时钟切换控制器的第二部分；

图3显示了时钟使能信号生成器；

图4显示了时钟生成器的时钟切换时序；以及