[发明专利]映射多速率着色到单片程序

说明书

在多速率着色中，粗速率着色阶段被添加到现有的像素速率阶段顶上以显著提高性能而最小地影响图像质量。可以将以不同速率评估的两个着色阶段映射到在处理器图像单指令多数据(SIMD)引擎上运行的一个单片程序。在一个实施例中，多速率着色允许单个渲染通路以一个或多个不同的速率执行着色代码：每像素组、每像素、以及每采样。

背景技术

3D管线中的功率消耗的很大一部分是由于像素着色。特别是在手持设备中，更高的显示分辨率和图形质量与最小化功率耗散的需求不一致。因此，更有效地运行像素着色器将尤其有利。

粗像素着色利用如下事实：与表面着色相比，几何遮蔽(occlusion)通常引入更高频率细节，并且以比可见性测试更低的速率执行着色。粗像素着色很适合高像素密度显示，其中减小着色速率的效果从正常的观看距离几乎不可辨别。可以在对用户而言模糊的或者以其它方式不太可感知的屏幕区域中进一步降低着色速率，例如受运动或散焦模糊影响的区域，或者在用户的中央窝视觉之外的区域。

在着色器以每像素或者每样本速率执行的当前图形架构上，难于利用这些机会。通过改变帧缓冲器分辨率，可以粗糙地控制着色速率，但是这不允许着色速率更细粒度的变化，例如仍然耦合到可见性采样速率的每对象、每三角形、或者每图像区域。

粗像素着色(CPS)是用于在保持可见性采样速率恒定的同时改变光栅化管线中的着色速率的架构。

已经提出了通过以比可见性采样速率更低的速率对着色进行采样来改善着色效率的许多方法。多重采样抗锯齿(MSAA)是经常由图形处理器硬件支持的一种这样的技术。利用MSAA，每像素地存储多个覆盖样本(也被称为可见性样本)，但是针对由基元覆盖的每一个像素，仅执行一次像素着色器。这与超采样形成对比，在超采样中，每被覆盖的样本执行一次着色器。

附图说明

关于以下附图描述了一些实施例：

图1描绘了根据一个实施例的粗四元组像素布局及其4宽度SIMD执行序列；

图2描绘了根据一个实施例的另一粗像素布局及其4宽度SIMD执行序列；

图3A是根据一个实施例用于内核处理粗速率着色和像素速率着色的流程图；

图3B是根据一个实施例用于固定功能加速器的流程图；

图4是后光栅化级的管线抽象；

图5描绘了用于粗像素着色的一部分图形管线；

图6描绘了利用在4宽度SIMD处理器上的单个线程中调度的粗像素四元组的多速率着色；

图7是根据一个实施例的数据处理系统的框图；

图8是根据一个实施例在图7中示出的处理器的框图；

图9是根据一个实施例的图7的图形处理器的框图。

图10是根据一个实施例的图形处理引擎的框图；

图11是根据另一实施例的图形处理器的框图；

图12说明了用于一个实施例的线程执行逻辑；

图13是根据一个实施例的图形处理器执行单元指令格式的框图；以及

图14是用于一个实施例的图形软件架构。

具体实施方式

在粗像素着色(CPS)中，以去耦合的方式对着色和可见性进行采样。像素着色在图像空间着色网格上被怠惰地评估并且被暂时存储在记忆高速缓存中以重用于规则的或者随机的光栅化(SR)。在另一粗像素采样方案中，在优化的雷耶斯架构中在参数块空间中对着色进行均匀采样。这些技术允许具有任意栅格间距的着色网格，这在一些实施例中使能着色速率的更灵活的控制。