[发明专利]并行化的多分派系统和用于排序队列仲裁的方法

说明书

一种并行化的多个分派排序队列，其包括排序队列、考核逻辑、排序选择逻辑和分派逻辑。排序队列按照从最早到最晚的次序将候选存储到多个条目中。排序队列被划分成N个群组，其中N个群组中的第i个群组包括排序队列的顺序每N个条目中的每第i个条目，其中i为小于或等于N的整数。考核逻辑确定任何候选是否准备好被分派。排序选择逻辑分别确定每个群组中准备好被分派的最早的候选。分派逻辑并行地分派最早的准备好的候选。移位逻辑将排序队列中所存储的候选移位来填充所存储的候选的其余候选之间的任何空条目，而不改变排序队列中所存储的候选的其余候选的次序。排序队列可以具有任何尺寸或深度，并且N是确定可以被并行分派的候选(例如，指令)的数量的任何适当的整数。

技术领域

本发明一般涉及排序队列，并且更具体地涉及可以用在微处理器之内的并行化的多个分派系统和用于排序队列仲裁的方法。

背景技术

很多现代微处理器是超标量体系结构，其中它们包括多个执行单元，并且能够在单个时钟周期中向执行单元分派多个指令。很多现代微处理器也执行乱序执行。即，微处理器可以不按软件程序的指令所指定的次序来执行指令。超标量体系结构乱序执行微处理器通常尝试维持相对大的未完成指令池，以便它们可以受益于大量的指令并行。

微处理器执行诸如x86指令集架构等的指令集架构的指令。在很多这样的微处理器中，常被称为宏指令的指令集架构的指令首先被翻译为微指令(或微操作或“μops”)，微指令被发射至保留站模块，保留站模块向执行单元分派指令。微指令在此被更一般地简称为指令。指令还被发射至重排序缓冲器，其确保指令的按次序退出(retirement)。

保留站模块包括一个或多个排序队列。当存在多个指令准备好从保留站队列之一分派时，即是说，这些指令已经满足被分派到执行单元的条件，那么准备好的指令中最早的(oldest)一个被分派到相应执行单元。当执行单元可用，并且对于指令执行所需的任何操作数也可用时，则该指令准备好分派。对于硬件来说，确定准备好分派的最早的一个候选指令是相对简单的事。但这里希望的是从单个保留站队列分派多于一个候选指令同时还维持作为仲裁优先级的“次序”。然而，对于硬件来说，确定下一个最早的候选指令同时满足该时序要求更为困难，因为这个确定是需要顺序进行的。特别是，最早的候选指令必需被首先确定，然后才可以确定下一个最早的候选指令。然而，顺序进行的确定不能满足定时要求，使得难以一次分派多个指令。

发明内容

根据本发明的一个实施例的并行化的多个分派排序队列包括排序队列、考核(qualify)逻辑、排序选择逻辑和分派逻辑。排序队列被配置为将候选者按照从最早到最晚的次序存储到多个条目中，其中排序队列被划分成N个群组，其中N个群组中的第i个群组包括排序队列的顺序每N个条目中的每第i个条目，其中i为小于或等于N的整数。考核逻辑确定是否有任何所存储的候选者准备好从排序队列中被分派。排序选择逻辑分别确定在排序队列的每个群组中准备好被分派的最早的候选者。分派逻辑并行地从每个群组分派候选者，其中仲裁逻辑分派每个群组中准备好被分派的最早的候选者，并且在排序队列中留下至少一个空条目。移位逻辑将排序队列中所存储的候选者移位来填充所存储的候选者中的剩余候选者之间的空条目，而不改变所述剩余候选者的次序。

排序队列可以具有任何尺寸或深度。在一个实施例中，排序队列在微处理器中被实现，相同类型的执行单元的数量决定可以被并行分派的候选者的数量。例如，N可以是2，用于将排序队列划分成偶数群组和奇数群组。如果期望一次分派多达3个候选者，那么将排序队列划分成3个群组。N也可以是4或更多。

候选者可以是微处理器的指令，其中考核逻辑确定是否有任何所存储的指令准备好被微处理器执行。微处理器可以包括N个相同类型的执行单元(例如，N个单元的每个都是整数执行单元或者每个都是浮点执行单元等)。

根据一个实施例的微处理器包括寄存器别名表、并行化的多个分派排序队列和N个相同类型的执行单元。并行化的多个分派排序队列包括排序队列、考核逻辑、排序选择逻辑、分派逻辑和移位逻辑。