[发明专利]排序加速处理器、方法、系统和指令

权利要求书

1.一种处理器，包括：

多个紧缩数据寄存器；

解码单元，用于解码指令，所述指令用于指示包括第一组至少四个数据元素的第一源紧缩数据，用于指示包括第二组至少四个数据元素的第二源紧缩数据，并且用于指示目的地存储位置；

执行单元，与所述紧缩数据寄存器和所述解码单元耦合，所述执行单元响应于所述指令用于：将结果紧缩数据存储在所述目的地存储位置；以及存储具有至少四个掩码元素的结果掩码，

所述结果紧缩数据包括至少四个索引，

所述索引中的每个索引用于标识所述第一源紧缩数据和所述第二源紧缩数据中的每个源紧缩数据中的相应数据元素位置，其中，每个掩码元素对应于所述索引中的不同的一个索引，并且其中，每个掩码元素用于指示相应索引的数据元素位置在所述第一源紧缩数据中还是在所述第二源紧缩数据中，并且

所述索引被存储在所述结果紧缩数据中的表示所述第一源紧缩数据和所述第二源紧缩数据中的相应数据元素的经排序的次序的位置中。

2.如权利要求1所述的处理器，还包括掩码寄存器，用于存储所述结果掩码，并且其中所述指令被包括在包括第二指令的指令集中，所述第二指令能够指示所述结果掩码作为断言操作数以便断言紧缩数据操作。

3.如权利要求1至2中任一项所述的处理器，其中所述执行单元响应于所述指令，用于将第二结果紧缩数据存储在由所述指令指示的第二目的地存储位置中，所述第二结果紧缩数据包括来自所述第一源紧缩数据和所述第二源紧缩数据的、与所述索引和索引的相应的掩码元素相对应的相应数据元素，所述相应数据元素存储在所述第二结果紧缩数据的反映经排序的次序的位置中。

4.如权利要求1至2中任一项所述的处理器，其中所述解码单元用于解码用于指示具有针对所述指令被假定为处于经排序次序的至少四个数据元素的所述第一源紧缩数据并且用于指示具有针对所述指令被假定为处于经排序次序的至少四个数据元素的所述第二源紧缩数据的所述指令。

5.如权利要求1至2中任一项所述的处理器，其中所述解码单元用于解码用于指示具有针对所述指令未被假定为处于经排序次序的至少四个数据元素的所述第一源紧缩数据并且用于指示具有针对所述指令未被假定为处于经排序次序的至少四个数据元素的所述第二源紧缩数据的所述指令。

6.如权利要求1至2中任一项所述的处理器，其中所述执行单元用于存储所述结果紧缩数据，在所述结果紧缩数据中，所述索引被存储在表示包括所述第一源紧缩数据和所述第二源紧缩数据的所有数据元素的最小一半的相应数据元素的经排序次序的位置中。

7.如权利要求1至2中任一项所述的处理器，其中所述执行单元用于存储所述结果紧缩数据，在所述结果紧缩数据中，所述索引被存储在表示包括所述第一源紧缩数据和所述第二源紧缩数据的所有数据元素的最大一半的相应数据元素的经排序次序的位置中。

8.如权利要求1至2中任一项所述的处理器，其中所述解码单元用于解码所述指令，所述指令用于指示包括各自具有32位和64位之一的至少八个数据元素的所述第一源紧缩数据。

9.一种在处理器中的方法，包括：

接收指令，所述指令指示包括第一组至少四个数据元素的第一源紧缩数据，指示包括第二组至少四个数据元素的第二源紧缩数据，且指示目的地存储位置；

响应于所述指令，将结果掩码存储在所述处理器的存储位置中，所述结果掩码具有至少四个掩码元素；以及

响应于所述指令，将结果紧缩数据存储在所述目的地存储位置中，所述结果紧缩数据包括至少四个索引，

所述索引中的每个索引标识所述第一源紧缩数据和所述第二源紧缩数据中的每个源紧缩数据中的相应数据元素位置，其中，每个掩码元素对应于所述索引中的不同的一个索引，并且其中，每个掩码元素指示相应索引的相应数据元素位置在所述第一源紧缩数据中还是在所述第二源紧缩数据中，并且

所述索引被存储在所述结果紧缩数据中表示所述第一源紧缩数据和所述第二源紧缩数据中相应数据元素的经排序次序的位置中。