[发明专利]一种移位寄存单元、栅极驱动电路、显示面板和显示装置

说明书

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存单元、栅极驱动电路、显示面板和显示装置。

背景技术

液晶显示器(liquid crystal display，LCD)或有机发光二极管(Organic Light-Emitting Diode,OLED)具有低辐射、体积小及低耗能等优点，已逐渐在部分应用中取代传统的阴极射线管显示器(Cathode Ray Tube display，CRT)，因而被广泛地应用在笔记本电脑、个人数字助理(Personal Digital Assistant，PDA)、平面电视，或移动电话等信息产品上。传统液晶显示器的方式是利用外部驱动芯片来驱动面板上的芯片以显示图像，但为了减少元件数目并降低制造成本，近年来逐渐发展成将驱动电路结构直接制作于显示面板上，例如采用将栅极驱动电路(gate driver)整合于液晶面板(Gate On Array，GOA)的技术。

目前的栅极驱动电路由多级移位寄存单元连接构成，移位寄存单元可以采用图1所示的结构。在图1所示的移位寄存单元中有两个结点，上拉结点PU和下拉结点PD，上拉结点PU用于在该移位寄存单元需要输出时开启晶体管M3，使得该移位寄存单元能够输出，并在该移位寄存单元需要输出时拉低下拉结点PD的电位和结点PD_CN的电位；下拉结点PD用于在该移位寄存单元不需要输出时，周期性地拉低该移位寄存单元的输出端OUTPUT的电位和上拉结点PU的电位，以去除噪声。

栅极驱动电路接收到的时钟信号可以是2个、4个、6个等等。当图1所示的移位寄存单元接收到的时钟信号CLK和时钟信号CLKB互补时，图1所示的移位寄存单元的工作时序图如图2所示。由图2时序图可以看出，CLK和CLKB的电压维持一种互反的状态，即时钟信号CLK为高电平时，时钟信号CLKB为低电平，时钟信号CLK为低电平时，时钟信号CLKB为高电平，以此实现逐行扫描栅极线的功能。

从图2中可以看出，图1所示的移位寄存单元接收到的输入信号INPUT为高电平时，晶体管M1导通，上拉结点PU的电位为高电平，下拉结点PD的电位为低电平；在复位信号RESET为高电平时，晶体管M2和晶体管M4均导通，上拉结点PU的电位被置为低电平，移位寄存单元的输出端OUTPUT的电位被置为低电平。

从图2中还可以看出，图1所示的移位寄存单元中时钟信号CLKB是通过下拉结点PD来控制晶体管M9和晶体管M10从而对上拉结点PU的电位和移位寄存单元的输出端Output的电位进行周期性拉低，以去除噪声；而该移位寄存单元的的输入信号INPUT是该移位寄存单元的前一级移位寄存单元输出的信号，即该移位寄存单元接收到的时钟信号CLKB为高电平时，该移位寄存单元接收到的输入信号INPUT才会为高电平，而在输入信号INPUT为高电平时，必须保证下拉结点PD点不会因为时钟信号CLKB为高电平而变高电平，否则下拉结点PD会通过晶体管M9和晶体管M10将上拉结点PU和该移位寄存单元的输出端Output下拉至低电平，使得该移位寄存单元不能正常工作。因此图1中上拉结点PU通过晶体管M6和晶体管M7，将下拉结点PD的电位和结点PD_CN的电位拉低，且晶体管M6要比晶体管M5大，从而保证下拉结点PD的电位可以被拉低，从而保证上拉结点PU正常充电，保证该移位寄存单元正常输出。

为了维持下拉结点PD点的电位正常，需要增加晶体管M5、晶体管M6、晶体管M7和晶体管M8共4个晶体管，这会使得移位寄存单元中的晶体管的数目普遍会达到10个以上，这增大了移位寄存单元的功耗，并增加了栅极驱动电路在显示装置中占用的面板。而且根据上面的分析可知，由于下拉结点PD的电位和上拉结点PU的电位是一种相互制约的关系，随着器件特性的衰退，容易出现下拉结点PD对上拉结点PU放电不足或者上拉结点PU不能正常充电的情况，即出现下拉结点PD不能正常控制上拉结点PU的电位的情况，这会导致移位寄存单元出现多输出或者无输出的现象，降低了移位寄存单元的稳定性。

综上所述，现有的移位寄存单元中的下拉结点的电位和上拉结点的电位是一种相互制约的关系，随着器件特性的衰退，容易出现下拉结点PD不能正常控制上拉结点PU的电位的情况，这会导致移位寄存单元出现多输出或者无输出的现象，降低了移位寄存单元的稳定性。

发明内容