[发明专利]无边界分级互连的网络架构

说明书

公开了根据本发明的实施方式的用于实现无边界分级网络的系统和方法，包括产生这样的网络的方法。在一个实施方式中，在集成电路中的分级网络包括多个计算元件，其中多个计算元件具有M个输出和N个输入；以及被布置成交换机的级的多个交换机，其中多个计算元件连接到在第一级中的交换机，在第一级中的交换机连接到多个计算元件和在第二级中的交换机，其中在第二级中的交换机连接到在第一级中的交换机，至少M+1个相邻的计算元件可经由级1交换机连接到至少两个最近邻计算元件，且每个计算元件可与在分级网络内的每个其它计算元件连接。

发明领域

本发明涉及用于产生用于逻辑和/或计算电路系统的交换网络或架构的电路系统和技术，逻辑和/或计算电路系统包括(但不限于)处理器、状态机、门阵列、可编程门阵列、现场可编程门阵列(FPGA)和片上系统(SOC)。例如，可在FPGA电路系统且更具体地在用于产生无边界基数网络的系统和方法中使用本发明。虽然下面在FPGA电路系统的背景下描述了发明和/或实施方式，但这样的讨论、发明和/或实施方式也可应用于逻辑和/或计算电路系统，其包括(但不限于)处理器、状态机和门阵列、可编程门阵列和SOC。为了简洁起见，并没有关于所公开的发明的每个方面提供对每个逻辑和/或计算电路的单独讨论；然而，基于本公开，可应用性应对本领域中的普通技术人员清楚。

发明背景

FPGA是设计成在被制造之后由消费者或设计者配置的集成电路。通常使用硬件描述语言(HDL)来规定FPGA配置。目前FPGA具有逻辑门和随机存取存储器(RAM)的大资源以实现复杂的数字计算。FPGA一般包含被称为“可配置逻辑块”(CLB)或“逻辑阵列块”(LAB)的可编程逻辑部件和允许块彼此进行通信的可重构互连的分级结构。逻辑块可配置成执行复杂的计算功能或只是简单的逻辑门，如AND和XOR。在大部分FPGA中，逻辑块还包括存储器元件，其可以是简单的触发器或更完全的存储器块。

应用电路可被映射到FPGA内，前提是足够的资源是可得到的。虽然可从设计容易确定所需的CLB/LAB和I/O的数量，所需的路由线路的数量甚至在具有相同数量的逻辑的设计当中可显著改变。例如，纵横交换机通常比具有相同的门计数的心动阵列需要多得多的路由。因为未使用的路由线路(即线)增加零件的成本(并降低性能)而不提供任何益处，FPGA制造商试图提供刚好足够的线路，使得大部分设计将符合查找表(LUT)，且IO可被路由。这由估计(例如从Rent规则得到的估计)或由使用现有设计的实验确定。

通常，在分级网络中，可在以累接方式直接连接的各种元件(例如CE、交换机等)之间发送和/或接收信息。一般，现代分级网络可基于包括Y个计算元件(CE)的Benes网络，这些计算元件通过2*log(Y)个2x2交换机的级进行彼此通信。Benes网络是可重新布置的和无阻塞的，提供在CE之间的无拥塞通信。胖数(fat-tree)网络可通过允许通信在每级处前后传递来将级的数量从2*log(Y)减少到log(Y)。