[发明专利]双端口静态随机存取存储器(SRAM)

说明书

在一个实施例中，一种用于存储数据的存储器单元电路，包括一对交叉耦合的反相器，所述一对交叉耦合的反相器用于存储所述存储器单元电路的状态。存取器件提供对所述一对交叉耦合的反相器的访问。所述存储器单元电路还包括一组电不活跃的p型金属氧化物半导体(PMOS)器件，所述一组电不活跃的p型金属氧化物半导体(PMOS)器件耦合到所述一对交叉耦合的反相器。所述一组电不活跃的PMOS器件与所述一对交叉耦合的反相器的一部分(例如，PMOS器件)组合实现用于所述存储器单元电路的连续p型扩散层。

技术领域

本文中所述的实施例总体上涉及双端口静态随机存取存储器(SRAM)阵列。

背景技术

提高存储器阵列(诸如静态随机存取存储器(SRAM)阵列)的良品率和可靠性是具有大的片上高速缓存器的集成电路和微处理器的当前设计挑战。嵌入式存储器可包括：单端口SRAM，其具有一个用于读取和写入操作的访问端口；或多端口SRAM，其可提供高速通信和图像处理。该多端口SRAM适于并行操作并且提高芯片性能。高性能和低功率多核处理器在管芯内具有若干CPU，其导致存储器存取的数目显著增加。因此，存储器存取速度变成限制因素。对多端口SRAM的需求已增加，因为可同时从多个端口访问多端口SRAM。

一个现有技术方法是双端口位单元实施方式，其包括具有嵌合扩散的2多迹线位单元(类似于6晶体管位单元)，以在字线(WL)A和B两者都接通时针对单元稳定性获得期望的比压。这导致图1的具有歪斜纵横比4:1的宽位单元100。然而，歪斜单元是不期望的，因为局部互连电阻和总WL电阻电容(RC)时间常数受到消极影响。n型扩散层或p型扩散层的嵌合扩散(jogged diffusion)110、120、130和140是图案化和可靠性顾虑。金属3(M3)中的两个WL必须插入2多迹线中。这导致窄的和电阻性的M3WL。为满足性能要求，需要中继器。中继器添加额外面积开销并且减少位密度。进一步地，该2个WL在M3中彼此相邻，两者中间无屏蔽。在两个相邻WL激发(fire)的情况下，在WL之间存在显著交叉耦合。这会不利地影响读取稳定性和/或对位单元进行写入的能力。另外，由于低p型扩散层密度，可能需要周期性地添加额外填料单元。这还减少位密度。

附图说明

结合图式中的附图，根据阅读以下具体实施方式将更好地理解所公开的实施例，其中：

图1示出根据现有技术方法的双端口SRAM的宽位单元100；

图2示出根据一个实施例的用于双端口SRAM单元的存储器单元电路(例如，位单元)200；

图3示出根据一个实施例的用于双端口SRAM单元的存储器单元电路(例如，位单元)的扩散层和晶体管层的布局300；

图4示出根据一个实施例的用于双端口SRAM单元的存储器单元电路(例如，位单元)的第一金属层(金属1)和第一过孔层的布局400；

图5示出根据一个实施例的用于双端口SRAM单元的存储器单元电路(例如，位单元)的第一金属层(金属1)和第二金属层(金属2)的布局500；

图6示出根据一个实施例的用于双端口SRAM单元的存储器单元电路(例如，位单元)的第三金属层(金属3)的布局600；以及

图7示出根据一个实施例的计算装置1200。

为示例的简单和清楚起见，图式示出了通用构造方式，并且可省略众所周知的特征和技术的描述和细节，以避免不必要地使本发明的所述实施例的论述含糊不清。另外，图式中的元件未必按比例绘制。例如，图中的元件中的一些元件的维度可能相对于其它元件夸大，以帮助提高对本发明的实施例的理解。不同图中的相同附图标记表示相同元件，而类似的附图标记可(但未必)表示类似元件。

具体实施方式