[实用新型]基于FPGA的实时三角波发生器

说明书

技术领域

本实用新型涉及一种基于FPGA（Field－Programmable Gate Array，现场可编程门阵列）的实时三角波发生器，并且具有占空比和幅度实时可调的能力，属于电子测量仪器领域。

背景技术

以往三角波发生多采用固定斜率和固定占空比技术，多由软件计算产生，并存储于波形数据存储器中，再由DAC（数模转换器）发出形成模拟波形。但是这样无法实现实时的波形发生，也无法对三角波进行实时调制。

发明内容

本实用新型要解决的技术问题是克服现有波形发生的技术缺陷，提出一种能够实时产生三角波的硬件装置，并且能够对其相位、频率、幅度、占空比实现实时调制。

    为此本实用新型采用如下技术方案：一种基于FPGA的实时三角波发生器，其特征在于，包括下降数据运算单元、上升数据运算单元、方波发生单元和数据选择器，下降数据运算单元和上升数据运算单元的输出端分别与数据选择器的两个输入端连接，方波发生单元的输出端与数据选择器的选择端连接；下降数据运算单元、上升数据运算单元和方波发生单元的一个输入端相互连接为相位数据输入端，下降数据运算单元、上升数据运算单元和方波发生单元的另一个输入端相互连接为占空比数据输入端。

    所述的下降数据运算单元包括第一下降数据运算加法器、第二下降数据运算加法器和第三下降数据运算加法器、下降数据运算除法器和下降数据运算乘法器，第一下降数据运算加法器、下降数据运算除法器和第二下降数据运算加法器依次连接，第三下降数据运算加法器的输出端与下降数据运算乘法器的一个输入端连接，下降数据运算乘法器的输出端与下降数据运算除法器的另一输入端连接；第二下降数据运算加法器输出端与所述的数据选择器的一个输入端连接。

    所述的上升数据运算单元包括第一上升数据运算减法器、上升数据运算除法器、上升数据运算加法器、第二上升数据运算减法器和上升数据运算乘法器，第一上升数据运算减法器、上升数据运算除法器和上升数据运算加法器依次连接，第二上升数据运算减法器的输出端与上升数据运算乘法器的一个输入端连接，上升数据运算乘法器的输出端与上升数据运算除法器的另一输入端连接，上升数据运算加法器的输出端与所述的数据选择器的另一个输入端连接。

所述的方波发生单元由比校器及其输出端依次连接的第一至第三延迟器组成，第二延迟器的输出端还与所述的数据选择器的选择端连接，第三延迟器的输出端为方波输出端。

本实用新型的特点在于，使用了有限的数据宽度，并且全部采用定点运算作为基础，并且在四级流水线内完成三角波发生。只需要输入相位和占空比信息，就可以对三角波的波形参数进行控制，占用了很少的FPGA资源，可以适应逻辑单元有限的FPGA器件，并且有效的提高了硬件速度。

本实用新型还增加了占空比相同的同步方波输出，有效的利用了FPGA内部的硬件资源。一方面可以作为三角波的同步信号，同时也可以作为数字信号发生器的方波输出使用。

附图说明

图1为本实用新型的整体结构框图；

图2为本实用新型的下降数据运算单元的结构框图；

图3为本实用新型的上升数据运算单元的结构框图。

具体实施方式

如图1～图3所示，本实用新型一种基于FPGA的实时三角波发生器的实施例，包括下降数据运算单元1、上升数据运算单元2、方波发生单元3和数据选择器4，下降数据运算单元1和上升数据运算单元2的输出端分别与数据选择器4的两个输入端连接，方波发生单元3的输出端与数据选择器4的选择端连接；下降数据运算单元1、上升数据运算单元2和方波发生单元3的一个输入端相互连接为相位数据输入端b，下降数据运算单元1、上升数据运算单元2和方波发生单元3的另一个输入端相互连接为占空比数据输入端a。

所述的下降数据运算单元1包括第一下降数据运算加法器11、第二下降数据运算加法器13和第三下降数据运算加法器14、下降数据运算除法器12和下降数据运算乘法器15，第一下降数据运算加法器11、下降数据运算除法器12和第二下降数据运算加法器13依次连接，第三下降数据运算加法器14的输出端与下降数据运算乘法器15的一个输入端连接，下降数据运算乘法器15的输出端与下降数据运算除法器12的另一输入端连接；第二下降数据运算加法器13输出端与所述的数据选择器4的一个输入端连接。