[发明专利]一种模拟量输入合并单元相位准确度的检验装置

说明书

技术领域

本发明涉及一种模拟量输入合并单元相位准确度的检验装置，属于电力系统继电保护检验领域。

背景技术

智能变电站中保护、监控、计量系统的采样常规互感器+合并单元的方式实现，采样环节由原来的保护、测控、计量等装置前移并分散到各就地采样的合并单元完成。合并单元采样都需经过模/数(A/D)转换、数据处理以及传输等环节，需要一定的时间。因此，智能变电站的数字采样从一次电流、电压输入至保护装置最终接收到SV需要一定的延时。

合并单元根据互感器相位延时、滤波器延时、采集模块的数据延时、自身等待、处理以及发送的时间计算出数字采样从一次信号输入到最终输出SV的延时(定义为额定延时T_e，以微秒为单位)，并将其包含在SV报文中与SV一起发送。保护装置接收到多个合并单元的SV后,根据各自的额定延时以及保护自身的时钟信号对采样数据进行延时补偿，从而获取采样点的真实采样时刻。因此，额定延时的准确度直接决定了相位准确度。

发明内容

由于额定延时由多个环节构成，很难通过现有技术手段直接测量。因此，本发明目的是在于提供一种模拟量输入合并单元相位准确度的检验装置，从合并单元的工作原理和外部特性的角度出发对其相位准确度进行检验，避免了对额定延时的直接测量。

为实现上述目的，本发明采用以下技术方案实现的：

一种模拟量输入合并单元相位准确度的检验装置，其包括CPU处理器、现场可编程门阵列FPGA、以太网MAC、以太网PHY、以太网光纤接收器、通用光纤接收器、D/A转换器、温补晶振、低通滤波器、A/D转换器、精密互感器以及本地总线部分组成；所述CPU、FPGA、A/D转换器、D/A转换器通过所述本地总线互联，所述CPU通过所述本地总线对所述FPGA、A/D转换器、D/A转换器的数据进行存取；所述精密互感器实现一次电压、电流到二次电压的转换，并输出二次电压至连述所述低通滤波器；所述低通滤波器实现抗混叠滤波，并输出经滤波之后的二次电压至连接所述A/D转换器，低通滤波器采用二阶低通滤波器，截止频率为20kHz；所述A/D转换器完成模拟量到数字量的转换，采样率为200kHz；

所述FPGA为所述A/D转换器提供采样脉冲；

所述以太网光纤接收器将以光信号传输的以太网帧转换成电信号，并输出至连接所述以太网PHY；所述以太网PHY实现信号电平的转换和串行/并行转换，转换之后的信号输出至连接所述以太网MAC和所述FPGA；

所述通用光纤接收器将以光信号传输的IRIG-B码信号转换成电信号，并输出至所述FPGA；

所述D/A转换器输出电压信号至所述恒温晶振，所述恒温晶振输出时钟信号至所述FPGA；

所述检验装置和待测合并单元接入外部时钟单元输出的光IRIG-B码信号，处于同步状态；所述检验装置和所述待测合并单元接入同一个模拟量电压或电流信号。

所述检验装置和所述待测合并单元采用同样的原理对同一信号进行采样/转换。

所述检验装置使用的精密互感器的准确度等级为0.05级，比所述待测合并单元的互感器的准确度等级高2级，因此，由互感器引起的相位误差相对较小。

所述检验装置采用的采样频率(200kHz)比所述待测合并单元的采样频率(4～12.8kHz)高一个数量级，相应的低通滤波器的截止频率(20kHz)也比待测合并单元的截止频率(小于2kHz)高一个数量级，因此，由抗混叠滤波引起的相位误差相对较小。

所述检验装置采用FPGA在以太网PHY出口处硬件打时间戳的方式精确记录SV报文的接收时刻。

本发明外部时钟单元输出光IRIG-B码对时信号至检验装置、待测合并单元和交流模拟信号源，使检验装置、待测合并单元同步，同时保证交流模拟信号源的频率准确。待测合并单元输出经采样、转换和处理之后的SV报文至检验装置，检验装置对SV报文的接收时刻及其包含的采样值进行记录和分析。交流模拟信号源输出的同一个一次模拟量信号同时接入检验装置、待测合并单元，对一次电来说相当于并联，对一次电流来说相当于串联，从而实现相位准确度检验。

附图说明

图1是检验合并单元相位准确度的系统接线图；

图2是本发明检验装置的结构框图。

具体实施方式

为使本发明实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合具体实施方式，进一步阐述本发明。

图1是检验合并单元相位准确度的系统接线图。