[发明专利]半导体器件

权利要求书

1.一种半导体器件，包括：

写入控制块，其配置成产生用于控制写入操作的多个写入使能信号；

写入延迟块，其配置成向经由写入全局输入/输出线传送的多个写入数据施加延迟时间；以及

多个存储体，其配置成响应于所述多个写入使能信号进行操作且接收所述多个写入数据，

其中，所述多个写入数据根据所述多个存储体的物理位置而具有不同的延迟时间。

2.如权利要求1所述的半导体器件，其中，所述多个写入数据被施加不同的延迟时间。

3.如权利要求2所述的半导体器件，其中，所述多个存储体被划分为第一组存储体和第二组存储体。

4.如权利要求3所述的半导体器件，其中，所述写入延迟块包括：

第一组写入延迟块，其配置成向所述多个写入数据施加不同的延迟时间且将所述写入数据输出至所述第一组存储体；以及

第二组写入延迟块，其配置成向所述多个写入数据施加不同的延迟时间且将所述写入数据输出至所述第二组存储体，

其中，所述第一组写入延迟块相对于所述写入控制块设置在布局的上部区域中，以及

其中，所述第二组写入延迟块相对于所述写入控制块设置在布局的下部区域中。

5.如权利要求3所述的半导体器件，其中，所述第一组存储体相对于所述写入控制块设置在布局的上部区域中。

6.如权利要求3所述的半导体器件，其中，所述第二组存储体相对于所述写入控制块设置在布局的下部区域中。

7.一种半导体器件，包括：

多个存储体，根据存储体的物理位置把所述多个存储体划分为第一组存储体和第二组存储体，并且所述多个存储体被配置成产生用于控制读取选通操作的多个读取控制信号；

读取延迟块，其配置成针对相应存储体向从所述多个存储体读取的多个读取数据施加延迟时间，并且将所述读取数据输出至读取全局输入/输出线；

读取信号组合块，其配置成对所述第一组存储体和所述第二组存储体的多个读取控制信号进行组合；以及

组合块，其配置成对所述读取信号组合块的输出进行组合，并且输出组合信号。

8.如权利要求7所述的半导体器件，其中，所述多个读取数据被施加不同的延迟时间。

9.如权利要求7所述的半导体器件，其中，所述读取延迟块包括：

第一组读取延迟块，其配置成向从所述第一组存储体输出的读取数据施加所述延迟时间；以及

第二组读取延迟块，其配置成向从所述第二组存储体输出的读取数据施加所述延迟时间，

其中，所述第一组读取延迟块相对于所述组合块设置在布局的上部区域中，以及

其中，所述第二组读取延迟块相对于所述组合块设置在布局的下部区域中。

10.如权利要求7所述的半导体器件，其中，所述组合块被配置成当所述多个读取控制信号中的至少任何一个信号被激活时，激活所述组合信号且输出激活的组合信号。

11.如权利要求9所述的半导体器件，其中，所述读取信号组合块包括：

第一组读取信号组合块，其配置成对从所述第一组存储体施加的读取控制信号进行组合，并且输出上选通使能信号；以及

第二组读取信号组合块，其配置成对从所述第二组存储体施加的读取控制信号进行组合，并且输出下选通使能信号。

12.如权利要求11所述的半导体器件，其中，所述第一组读取信号组合块被配置成当从所述第一组存储体施加的读取控制信号中的至少任何一个被激活时，激活所述上选通使能信号且输出激活的上选通使能信号，

其中，所述第二组读取信号组合块被配置成当从所述第二组存储体施加的读取控制信号中的至少任何一个被激活时，激活所述下选通使能信号且输出激活的下选通使能信号。