[发明专利]一种分布控制双时钟异步发送、接收模块及FIFO装置

权利要求书

1.一种分布控制双时钟异步发送模块，包括相互连接的源同步信号生成逻辑电路和满标志生成逻辑电路，其特征在于，所述源同步信号生成逻辑电路包括写脉冲生成电路和写数据通路，所述写脉冲生成电路用于产生写脉冲信号；所述写数据通路用于产生写数据信号；所述写脉冲信号为无固定变化周期的信号，所述写脉冲信号维持在有效状态的时间总是等于1/2个源方时钟域的时钟周期，所述写脉冲信号维持在无效状态的时间为(m+1)/2个源方时钟域的时钟周期，其中，m为自然数；所述写脉冲信号有效一次即表示有一组信号需要异步交接，且需要交接的信号通过写数据信号传递给目标方的异步信号接收模块，所述的写数据信号仅同步于所述写脉冲信号，且与源方时钟域的时钟没有相位依赖关系，与目标方时钟域的时钟没有频率和相位依赖关系。

2.根据权利要求1所述的分布控制双时钟异步发送模块，其特征在于，所述满标志生成逻辑电路包括读指针跟踪逻辑电路、写指针跟踪逻辑电路、读指针同步器和判满逻辑电路；所述读指针跟踪逻辑电路采用接收方读脉冲进行读指针计数，而后使用所述读指针同步器将格雷码读指针同步到发送方主时钟，经同步后的格雷码读指针与所述写指针跟踪逻辑电路生成的格雷码写指针，所述判满逻辑电路采用所述格雷码写指针进行“满”状态判断。

3.根据权利要求2所述的分布控制双时钟异步发送模块，其特征在于，所述写脉冲生成电路在所述判满逻辑电路判定为非满状态，且写请求有效时将内部写使能信号转换成宽度为半个时钟周期的写脉冲信号。

4.一种分布控制双时钟异步接收模块，包括相互连接的读脉冲生成电路和空标志生成逻辑电路，以及独立的FIFO存储器阵列，其特征在于，所述读脉冲生成电路用于产生读脉冲信号；所述的读脉冲信号是无固定变化周期的信号，所述读脉冲信号维持在有效状态的时间总是等于1/2个目标方时钟域的时钟周期，读脉冲信号维持为无效状态的时间为(k+1)/2个目标方时钟域的时钟周期，其中，k为自然数，所述读脉冲信号有效一次就表示异步信号接收方已经从异步FIFO内部取出了一组异步交接信号，所述读脉冲信号与目标方时钟域的时钟信号没有相位依赖关系，与源方时钟域的时钟没有频率和相位依赖关系。

5.根据权利要求4所述的分布控制双时钟异步接收模块，其特征在于，所述空标志生成逻辑电路包括写指针生成逻辑电路、读指针生成逻辑电路、写指针同步器和判空逻辑电路；所述写指针生成逻辑电路采用发送方写脉冲信号进行写指针计数，而后使用所述写指针同步器将格雷码写指针同步到接收方主时钟，经同步后的格雷码写指针与读指针生成逻辑电路生成的格雷码读指针，所述判空逻辑电路采用所述格雷码读指针进行“空”状态判断。

6.根据权利要求5所述的分布控制双时钟异步接收模块，其特征在于，所述读脉冲生成电路在所述判空逻辑电路判定为非空状态，且读请求有效时将内部读使能信号转换成宽度为半个接收方时钟周期的读脉冲。

7.根据权利要求4所述的分布控制双时钟异步接收模块，其特征在于，所述FIFO存储器阵列采用双端口SRAM、触发器或Latch阵列实现；所述FIFO存储器阵列使用写脉冲信号作为工作时钟。

8.根据权利要求7所述的分布控制双时钟异步接收模块，其特征在于，所述FIFO存储器阵列使用移位寄存器组表示当前可写入位置，所述移位寄存器组中只有1位输出为高电平，表示对应的FIFO存储器阵列条目能够写入，所述的移位寄存器组中其余位输出均为低电平，表示对应的FIFO存储器阵列条目不能写入，当所述的写脉冲信号为有效状态时，移位寄存器组的内容循环左移1位，指向FIFO存储器阵列的下一个可写入位置。

9.一种分布控制双时钟异步FIFO装置，其特征在于，包括权利要求1-3中任一权利要求所述的分布控制双时钟异步发送模块和权利要求4-8中任一权利要求所述的分布控制双时钟异步接收模块；所述分布控制双时钟异步发送模块放置在异步信号交接所涉及的源方时钟域，所述分布控制双时钟异步接收模块放置在异步信号交接所涉及的目标方时钟域；所述分布控制双时钟异步发送模块仅使用源方时钟域的时钟，所述分布控制双时钟异步接收模块仅使用目标方时钟域的时钟；连接所述分布控制双时钟异步发送模块和分布控制双时钟异步接收模块之间的信号只包含1位写脉冲信号，n位写数据信号和1位读脉冲信号。