[发明专利]多核数据阵列功率选通恢复机制

说明书

提供了一种包括熔丝阵列和存储器的装置。熔丝阵列利用用于多个核心的压缩的配置数据来编程。存储器被耦合到所述多个核心，并且包括多个子存储器，多个子存储器的每个对应于所述多个核心中的每一个，其中，所述多个核心中的一个在供电/重置之后访问所述半导体熔丝阵列，并且读取和解压所述压缩的配置数据，并且被配置为在多个子存储器中存储用于所述多个核心的每一个内的一个或者多个高速缓存存储器的多个解压的配置数据集合。多个核心的每个具有睡眠逻辑。睡眠逻辑被配置为接续地访问所述多个子存储器中的每一个中的相应的一个，以检索和采用解压的配置数据集合，从而在功率选通事件之后初始化所述一个或者多个高速缓存存储器。

相关申请的交叉引用

本申请与如下的待决美国专利申请相关，并且其中的每一个都具有共同的受让人和共同的发明人。

技术领域

本发明大体上涉及微电子领域，并且更具体地，涉及用于在多核功率选通事件之后恢复压缩的高速缓存修补(repair)数据的装置和方法。

背景技术

集成器件技术在过去的40年间获得了指数级的进步。特别是在始于4位单指令、10微米器件的微处理器领域，在半导体制造技术的进步已经使得设计者能够提供在架构和密度方面越来越复杂的设备。在80年代和90年代中，所谓的流水线微处理器和超标量体系结构微处理器被开发出来，其在单个管芯(die)上包括数百万个晶体管。现在，在20年之后，64位的32纳米的设备正在被生产，其在单个管芯上具有数十亿个晶体管，并且其包括用于数据处理的多个微处理器核心。

从这些早期的微处理器被生产开始就一直坚持的一个要求是：当其被上电时或者当其被重置时需要利用配置数据来对这些设备进行初始化。例如，很多架构以很多可选择的频率和/或电压中的一个执行而使得设备能够被致能。其它的架构要求每个设备具有序列号，以及可以通过指令的执行而被读取的其它信息。另外的设备的内部寄存器和控制电路需要初始化数据。另外的微处理器，特别是具有板上高速缓存存储器的微处理器使用修补数据来实现在这些存储器内的冗余电路，以纠正制造的错误。

本领域技术人员将理解，设计者传统上采用管芯上的半导体熔丝阵列来存储和提供初始配置和修补数据。这些熔丝阵列通常通过在已经制造好部件之后对其中的选择的熔丝进行烧断来编程，并且阵列包含上千位的信息，其在上电/重置之后通过相应的设备来读取，以初始化和配置设备来进行操作。

随着过去的数年间设备的复杂度得到增加，对于典型的设备所需要的配置/修补数据的量也成比例地增加。但是，本领域技术人员将理解，虽然晶体管大小随着所采用的半导体制造工艺而成比例地缩小，但是半导体熔丝大小由于用于对管芯上的熔丝进行编程的特定的需求而增加。半导体熔丝中的和其本身的这种现象对于通常受到实际资源(realestate)限制和功率限制的设计者而言是个问题。换言之，在给定的管芯上没有足够的实际资源来制造庞大的熔丝阵列。

此外，用于在单个管芯上制造多个设备核心的能力已经几何地加剧了该问题，因为对于每个核心的配置需求导致在单个阵列或者不同的阵列中、在管芯上熔丝数量的需求，该数量与在其上放置的核心的数量成比例。

此外，本领域技术人员将理解，多核设备使用操作的复杂的功率节省模式，其导致核心中的一个或者多个当不被使用时，在所谓的功率选通事件(或者“睡眠模式”)中被断电。因此，当在功率选通事件之后对核心上电时，除了初始化速度需求更加严厉之外，仍然继续存在对于初始化、配置、以及修补的相同的需求。

因此，需要使得配置/修补数据能够被存储和提供给与迄今已经被提供的设备相比，在单个管芯上要求明显减少的实际资源以及功率的多核设备的装置和方法。

此外，需要能够存储和提供与当前技术相比明显更多的配置/修补数据，同时要求在多核管芯上的相同或者更少的实际资源的熔丝阵列机制。