[发明专利]采用多核处理器仿真可重构处理器并行计算过程的方法

说明书

技术领域

本发明涉及多核处理器并行计算领域，特别涉及采用OpenMP并行编程模型的多核处理器来模拟可重构处理器并行计算仿真的方法。具体讲，涉及采用多核处理器仿真可重构处理器并行计算过程的方法。

技术背景

随着视频处理技术的不断进步，需要处理的数据量越来越大，对数据处理电路的性能、功耗和灵活性要求也越来越高。传统的解决方案通常采用两种不同的方法来实现：一种是专用集成电路(Application Specific Integrated Circuits，ASIC)，一种是通用微处理器。对于复杂的视觉信息处理算法，ASIC设计具有很高的执行效率和运算精度且具有很低的功耗，但是灵活性不足，很难同时满足多种不同算法的需要。通用处理器虽然能够通过软件指令实现不同的算法，但复杂的算法通常需要很长时间才能成，执行效率很低。可重构处理器利用可重构逻辑器件的动态重构特性，通过不同的配置文件，将特定的指令映射到可重构阵列上运行，能够充分利用硬件并行化执行的特点，提高计算效率。在视觉信息处理领域，可重构处理器在性能、灵活性和功耗等方面能很好的平衡，相对于传统的ASIC和通用处理器有很大的优势。

参数化可重构系统模型(Parameterized reconfigurable architecture model，PRAM)是一个参数化的通用可重构系统模型，它可以描述多种可重构系统的层次结构和各种功能的代价参数，并且具有扩展接口，可以通过增加参数的方式支持各种新的结构特征，具有较好的灵活性，但是对于可重构处理器结构中主处理器与可重构阵列之间的关系及接口缺乏定义。另一种较为主流的是软/硬件混合多线程模型，软件线程对应中央处理器(Central Processing Unit，CPU)所执行的任务，硬件线程则调用相应的现场可编程门阵列(Field Programmable Gate Array，FPGA)上的电路模块，可以同时支持多指令多数据(Multiple Instruction Stream Multiple Data，MIMD)模式和单指令多数据(Single Instruction Multiple Data，SIMD)模式，但其性能优势依赖于CPU和FPGA紧耦合的通讯架构。

发明内容

为了克服现有技术的不足，提供一种并行计算仿真的方法。利用此方法能在未确定可重构处理器总体架构和阵列处理单元(Processing Element，PE)互连方案时，通过多核处理器来模拟PE阵列，将算法映射到多核处理器上，通过分析算法在多核处理器上的并发执行结果和效率，来验证和优化算法在可重构阵列上的映射方案。为此，本发明采取的技术方案是，采用多核处理器仿真可重构处理器并行计算过程的方法，第一步，首先要对可重构处理器进行参数定义，建立一个模型，包括在可重构处理器中所有PE单元共享的储存器的大小，寄存器堆的深度，处理器的粒度，互连结构；第二步，将串行算法映射到可重构处理器上，将任务分配给各个模拟的PE来做，也就是分到各个线程中去，并按照OpenMP的规则编写仿真用的并行代码；第三步，使用Amplifier工具对并行算法进行结果和性能的分析，如果未达到要求，选择修改可重构架构，或者修改算法的映射方案重新仿真。

第二步具体为：调用OpenMP中的parallel sections指令语句可将待处理的数据映射到不同的线程中，每个线程用section子指令圈起；配合着omp_set_num_threads函数，设置线程的数量，使其等同于PE个数，从而可以达到一个线程模拟一个PE的目的；section子指令将每个对应的计算块分配给一个线程，所有的section在线程池中进行分配，一个section只被线程池中的一个线程执行一次，但和其他section是并行执行的；即每个线程对应着一个PE，而且当一个parallel sections内所有的section全部执行完成时，才能执行后面的代码。

建立一个模型，包括Share Memory的大小，寄存器堆的深度，处理器的粒度进一步具体为：首先要定义以下几个数组来表示可重构处理器中的存储结构：