[发明专利]以自动流水线操作能力设计集成电路的方法和工具

说明书

本申请涉及以自动流水线操作能力设计集成电路的方法和工具。电路设计者可使用计算机辅助设计(CAD)工具来实施集成电路设计。CAD工具可包括自动流水线操作能力以改善集成电路设计的性能。自动流水线操作可在给定范围内修改路径中的流水线寄存器数目。集成电路设计的描述可包括路径的不同实施替代方案，其中每个实施替代方案具有不同数目的流水线寄存器，并且CAD工具可选择这些实施替代方案中的一个。CAD工具可进一步评估特定实施替代方案的性能并迭代地选择不同实施替代方案，直到满足给定目标。一旦满足目标，CAD工具可根据所选择的实施替代方案更新测试环境，并使用更新后的测试环境验证所选择的实施替代方案。

相关申请的交叉引用

本申请要求于2013年10月25日提交的美国专利申请号 14/064,031的优先权，其由此通过参考全部并入本文。

技术领域

本公开的领域涉及以自动流水线操作能力涉及集成电路的方法和工具。

背景技术

本发明涉及集成电路设计，并更具体地涉及在寄存器传输级 (RTL)处集成电路设计描述的可验证的自动寄存器流水线操作。

从一个技术节点到下一个技术节点的每次过渡导致了更小的晶体管几何结构并因此导致集成电路区域的每个单元潜在地实施更多功能。同步集成电路进一步得益于由减小的互连和信元延迟所证明的这种发展，其导致了性能提升。然而，较新的技术节点已经看到了减小延迟中的显著减慢并因此减慢了性能提升。

已经提出了诸如寄存器流水线操作的解决方案以进一步提升性能。在寄存器流水线操作期间，在同步元件之间插入附加寄存器，这导致有益于增大时钟频率和吞吐量的潜伏期的增加。然而，执行寄存器流水线操作常常涉及花费大量时间和精力，因此通常要求定位性能瓶颈、插入或去除寄存器和编译修改的集成电路设计的若干迭代。

在其中插入或去除寄存器的多次迭代之后，常常出现寄存器流水线集成电路设计仍显示出令人不满意的性能的情况，因为在当前迭代中添加流水线寄存器到给定路径可废弃在先前迭代期间已经添加寄存器到不同路径的影响。

执行寄存器流水线操作的困难进一步通过以下事实加剧，即不同路径或块中的潜伏期可以是相关的、某些状况(诸如复位去除)可以是延迟依赖的以及验证相关活动(诸如仿真)的事实会需要考虑对由寄存器流水线操作引起的测试平台和被测设计(DUT)的修改。

发明内容

在计算设备上实施的用于开发集成电路的电路设计的设计自动化工具可接收命令，该命令限定流水线寄存器数目的有效范围并且限定包括路径的两种实施的电路描述。路径的第一实施可包括有效范围内的流水线寄存器的第一数目，并且路径的第二实施可包括流水线寄存器的第二数目。电路描述可最初选择路径的第一实施。设计自动化工具可仍进一步选择路径的第二实施并记录路径的第二实施的选择。

应当理解，能够以许多方式(诸如过程、装置、系统、设备，或计算机可读介质上的指令)实施本发明。下面描述本发明的若干发明实施例。

在某些实施例中，上述电路描述可使用定义默认值的参数选择路径的第一实施，并可通过更新参数来记录路径的第二实施的选择。

如果需要，设计自动化工具可更新测试平台。例如，测试平台可以路径的第二实施而不是路径的第一实施来验证电路描述。可使用所记录的路径的第二实施的选择更新测试平台。另外，仿真器工具可使用所更新的测试平台、电路描述，和所记录的选择执行仿真。

本发明的进一步特征、其性质和各种优点从附图和优选实施例的以下具体实施方式中将是更显而易见。

附图说明

图1为根据一个实施例可用于设计集成电路的电路设计系统的示图。

图2为根据一个实施例可用于电路设计系统中的示例性计算机辅助设计(CAD)工具的示图。