[发明专利]层次LVS中的PORT归纳匹配方法

说明书

本发明提供一种层次LVS中的PORT归纳匹配方法，能够充分利用所有父单元中所有子单元实例的PIN上连接关系，无论是已经确定匹配关系的PIN匹配对还是未匹配的多个PIN线网组成的分组，均按照统一方法归纳整理出权重值给子单元，从而帮助子单元确定其PORT的匹配或者分组关系，减少LVS层次验证的循环迭代次数。

技术领域

本发明属于半导体集成电路自动化设计领域，主要涉及后端版图设计（Layout）与原理图设计（Schematic）一致性检查（LVS－Layout Versus Schematic）技术。

背景技术

版图设计和验证是集成电路设计流程中重要的一环，高效准确的验证能够有效地提高集成电路设计的效率，极大降低设计失败的风险，是集成电路在流片之前的最后一个验证环节。然而随着工艺不断的向着纳米级发展，在超大规模乃至甚大规模集成电路设计中，版图规模急剧膨胀，Flat（打散）的版图验证方法开始渐渐不能应对这种甚大规模级别的版图验证，层次版图验证方法的优点逐渐体现出来：利用版图在设计过程中所具有层次的特点，对多次重复出现的版图单元只需验证一次，减少冗余的验证操作和运算，从而有效提高计算效率。

层次LVS验证是版图验证中两个最大的验证环节之一，首先需要从版图中提取出层次网表，然后与原理图的层次网表进行同构比较，这种比较基于网表层次，依次对各个单元进行同构比较。相对于传统的Flat LVS验证方法，层次化LVS的思想就是利用原理图和版图网表本身具有层次性的特点，减少重复比较，避免了在打散情况下，若一个单元被引用了n次，则打散LVS要对这个单元的内容作n次比较，同样的，若单元内有一个LVS错，则打散LVS对同一个错会报n次等情况。由此可见，层次LVS比打散LVS充分利用了版图数据的层次化关系，在处理电路的规模、减少数据处理时间、减少内存占用、和减少错误结果数量等诸方面有着极大的优越性。对规模超过百万晶体管的集成电路设计优势更加明显。

对于层次的LVS验证，在理想情况下，按照拓扑或者反拓扑顺序把所有单元依次比较一次就能够完成LVS比较，但是在实际中，单元中可能包含对称电路导致PORT（端口）相互可交换，或者单元实例的PIN（引脚）对称连接造成无法一次性决定Layout与Schematic的对应匹配关系，当出现类似情况时，层次LVS验证通常会任意选定匹配关系或者多次循环反复比较。快速高效地确定这种状态下的PORT对应匹配关系，成为层次LVS通常需要重点解决的问题。

部分术语和简写的说明：

层次单元XXX-YYY ：表示由Layout 单元XXX和Schematic单元YYY所组成的层次单元；

层次单元XXX ： 层次单元（XXX-XXX）的简写；

PORT是一种特殊的线网，是单元中与外部环境连接的线网；

PIN是PORT在父单元中的表现形式，子单元实例X引用单元SC，则每个SC的PORT就是一个X的PIN，父单元中的线网通过PIN与子单元的PORT相连接；

匹配对（Node1，Node2）：表示Layout中Node1与Schematic中Node2匹配，Node1和Node2可以是线网或者器件或者单元实例；

分组关系{(Node1,Node2,..,Noden),(_Node1,_Node2,…,_Noden)}:表示Layout中节点Node1，Node2,..,Noden与Schematic中_Node1,_Node2,…,_Noden不能确定具体的一一对应的匹配关系，但由于对称关系属于同一组，即Layout中第i个节点Nodei有可能与Schematic (_Node1,_Node2,…,_Noden)中任何一个节点匹配，而不会与Schematic中(_Node1,_Node2,…,_Noden)以外的其他节点匹配。

发明内容