[发明专利]积分器输出摆幅降低

说明书

本发明涉及积分器输出摆幅降低。在一个示例实施方式中，本发明提供了一种用于时间连续ΣΔ模数转换器的回路滤波器。具体地，容性反馈数模转换器路径被布置在一连串运算放大器积分器中的第一运算放大器的输入处。第一运算放大器的输入处的容性反馈数模转换器减少了第一运算放大器的输出处的信号内容，从而降低了第一运算放大器的输出摆幅。输出摆幅的降低提供了更有效的回路滤波器。

技术领域

本发明总体上涉及降低输出摆幅，更具体地涉及降低ΣΔ(sigma-delta)模数转换器中的积分器输出摆幅。

背景技术

基于ΣΔ调制的模数转换器(ADC)已经被广泛用于数字音频和高精度乐器系统。近来，随着时间连续ΣΔ调制器被越来越多地用于纳米互补金属氧化物半导体(CMOS)设计，ΣΔADC被常用于基础宽带无线电接收器。一般，ΣΔADC具有回路滤波器，其包括(一连串)一个或多个运算放大器(opamp)积分器，其中每个运算放大器积分器可具有输入处的电阻器、运算放大器和反馈路径中的电容器。N阶ΣΔADC可具有回路滤波器中的N个级的运算放大器积分器，回路滤波器布置用于产生用于粗量化模数转换器的输出从而产生脉冲串。脉冲串随后作为输入被提供给返回至回路滤波器的反馈路径中的数模转换器。如果粗量化ADC产生1位数字输出脉冲串，数字输出通常被提供给数字滤波器和抽取器以产生多位数字输出。

时间连续ΣΔ调制器的效率是回路滤波器中的级的信号增益的函数。在设计时间连续ΣΔ(CTSD)ADC时，一个设计目标是针对给定积分器增益降低积分器输出摆幅，由此放大器失真更小而且电流消耗更低。具有诸如信号传递函数(STF)之类的有利特征的拓扑结构通常受困于前端级中的低信号增益，从而限制了其效率。低信号增益是积分器输出处的必须被缩小至符合所用电路的摆幅限制内的大摆幅导致的结果。如果信号摆幅可以减小而不影响信号传递函数(STF)，则回路滤波器保持期望的特性同时增大了效率。积分器输出摆幅由系数大小和电源电压净空确定。当积分器被缩放用于更小的摆幅时，积分器的AC增益也下降。这种实施方式会导致源于运算放大器积分器的后续级的大的噪声成分。如果积分器级的未缩小的输出摆幅可减小，则其缩放后的信号增益将增大。因此，期望降低运算放大器输出摆幅而不显著地影响STF和/或损害性能。

发明内容

本发明总体上涉及用于降低适合于时间连续ΣΔ模数转换器的回路滤波器的积分器的输出摆幅的设备和方法。回路滤波器被配置成过滤模拟输入Vin，而且回路滤波器包括一连串运算放大器积分器。进入该一连串运算放大器积分器的输入是Vin，而且运算放大器积分器的一个或多个输出被提供给模数转换器以产生数字输出d_OUT。具体地，回路滤波器包括一个或多个反馈路径用于降低积分器输出摆幅。在一个(容性耦接的)反馈路径中，第一反馈电压输出数模转换器V_DAC2将d_OUT作为输入并且其电压输出通过第一电容器C_DAC2连接至该一连串运算放大器积分器中的第一运算放大器的输入节点。

第一反馈电压输出数模转换器V_DAC2有利地经由反馈路径提供了信号内容以便基本上消除第一运算放大器的输出节点处的所有信号内容。通过降低输出节点处的信号内容，未缩放的输出摆幅可针对第一运算放大器有效减小，允许其增益增大，从而改进系统效率。通过使用反馈路径代替直接使用V_IN的前馈路径，信号传递函数与使用前馈路径来消除信号内容的情况相比未那么严重地受到影响。更好的灵活性可用于应用反馈路径，并允许系统符合更严格的信号传递函数要求。