[发明专利]一种抗单粒子辐射效应的加固锁存器电路

说明书

技术领域

    本发明涉及微电子集成电路技术领域，尤其涉及一种抗单粒子辐射效应的加固锁存器电路。

背景技术

集成电路进入到纳米级工艺后，随着半导体工艺尺寸的不断缩小，供电电压的不断降低，导致电路的节点电容不断减小，从而使电路节点的逻辑状态发生翻转所需要的电荷量（临界电荷）也随之降低，电路越发容易受到太空中的重离子、α粒子、中子和质子等高能粒子引起的单粒子效应的影响。

单粒子效应是指高能带电粒子在穿过微电子器件的灵敏区时能量沉积，产生大量的电子—空穴对，这些电子空穴对能够被半导体器件敏感的反偏PN结所收集，从而使电路节点发生瞬态故障的现象。如果瞬态故障产生于时序电路中的内部状态节点上并造成该节点的逻辑状态翻转，称为SEU; 如果瞬态故障在组合电路中产生并传播，称为SET，若产生的SET被时序单元捕获也称SEU。

在航空航天领域，集成电路长时间工作于高能粒子、宇宙射线大量存在的空间环境，这对电路的可靠性提出了很高的要求。由于锁存器是时序电路中使用最多的单元之一，因此，针对锁存器的抗辐射加固很有现实意义，这直接决定了整个集成电路的抗辐射能力。

目前，针对锁存器的抗辐射加固技术主要从抗SET和抗SEU两方面进行加固设计。在抗上游组合逻辑电路传来的SET方面，主要有两类锁存器加固技术：一类是在标准静态锁存器前增加延迟单元和C单元来屏蔽SET，这类加固方案屏蔽SET的能力过度依赖于延迟单元的延迟大小；另一类是通过采用施密特触发器所具有的迟滞效应来达到屏蔽SET的目的，其优点是开销小，不需要引入额外的延迟单元，但其屏蔽SET脉冲的宽度有限。在锁存器自身的抗SEU方面，比较经典的就是DICE（Dual-Interlocked storage Cell）加固方案，其优点是其内部任一节点发生SEU都能通过其他节点恢复过来。但DICE结构无法屏蔽上游组合逻辑传播过来的SET，而且随着半导体工艺的不断进步，受到较大的能量的辐射粒子影响后其抗SEU性能减弱。因此，针对锁存器的抗单粒子效应方面，综合以前加固方案中的优缺点，提出一种新的具有较小性能开销的加固锁存器结构具有重要意义。

发明内容

本发明目的就是为了弥补已有技术的缺陷，提供一种抗单粒子辐射效应的加固锁存器电路。

本发明是通过以下技术方案实现的：

    一种抗单粒子辐射效应的加固锁存器电路，包括有第一传输门单元、第二传输门单元、施密特反相器、常规输入分离反相器、第一输入分离钟控反相器、第二输入分离钟控反相器、延迟电路和Muller C单元电路，第一传输门单元和第二传输门单元的信号输入端同时与数据输入信号D端口相连接；第一传输门单元的输出分别与施密特反相器的第一信号输入端in31、常规输入分离反相器的第二信号输入端in42和第一输入分离钟控反相器的输出端out5相连接；第二传输门单元的输出分别与施密特反相器的第二信号输入端in32、常规输入分离反相器的第一信号输入端in41和第二输入分离钟控反相器的输出端out6相连接；施密特反相器的信号输出端out3分别与第一输入分离钟控反相器的第二信号输入端in52、第二输入分离钟控反相器的第一信号输入端in61和延迟电路的信号输入端in7相连接；常规输入分离反相器的信号输出端out4分别与第一输入分离钟控反相器的第一信号输入端in51、第二输入分离钟控反相器的第二信号输入端in62以及Muller C单元电路的第二信号输入端in82相连接；延迟电路的信号输出端out7与Muller C单元电路的第一信号输入端in81相连接；Muller C单元电路的信号输出端out8为数据输出端Q端口。

所述的第一传输门单元和第二传输门单元均是由一个PMOS管和一个NMOS管构成的，所述的两个MOS管的源极相连作为传输门的输入连接数据输入信号D端口，漏极相连作为传输门的输出端，栅极分别接时钟控制信号CLK和时钟控制信号CLKB。