[发明专利]一种电路和电子装置

说明书

技术领域

本发明涉及集成电路领域，具体而言涉及一种电路和电子装置。

背景技术

在数字集成电路中，异步时钟域信号之间进行通信时需要对信号进行同步处理。如果信号未同步，触发器的建立时间(setup time)和保持时间(hold time)不满足，就可能产生亚稳态，从而导致采样错误。此时，触发器的输出端Q在有效时钟沿之后比较长的一段时间内处于不确定的状态，在这段时间里触发器的输出端Q端会出现毛刺、振荡或固定的某一电压值，而不是等于数据输入端D的值。

由于亚稳态对电路的逻辑功能的影响很大，会导致错误的逻辑，因此，需要消除触发器的亚稳态，使跨时钟域信号能够被正确采样。

目前已提出了一些方法来解决亚稳态问题，但都有一定的局限性，可靠性不高。比如：采用两级触发器(或多级触发器)可以将出现亚稳态的几率降低到一个很小的程度，但对于高频还是有一定的风险，并且其带来了对输入信号的延时。其中，图1示出了一种目前普遍采用的处理亚稳态的电路，其在目的时钟域采用两级触发器，可以将出现亚稳态的几率降低，但是并不能完全消除亚稳态。

由此可见，现有的电路无法完全消除触发器的亚稳态，会在某些情况下导致跨时钟域信号无法被正确采样。因此，为解决上述技术问题，有必要提出一种新的电路结构。

发明内容

针对现有技术的不足，本发明提出一种电路和电子装置，该电路可以完全消除亚稳态，具有高可靠性。

本发明的一个实施例提供一种电路，包括时钟控制单元、第一触发器和第二触发器，其中，所述时钟控制单元的第一输出端与所述第一触发器的时钟输入端相连，所述时钟控制单元的第二输出端与所述第二触发器的时钟输入端相连，所述第一触发器的输出端与所述第二触发器的数据输入端相连；所述时钟控制单元用于将从其第一输入端输入的第一时钟输入信号和从其第二输入端输入的第二时钟输入信号按先后顺序分别输入到所述第一触发器的时钟输入端和所述第二触发器的时钟输入端。

可选地，所述时钟控制单元包括使能端，通过在所述使能端先后施加不同的使能信号可以将所述第一时钟输入信号和所述第二时钟输入信号按先后顺序分别输入到所述第一触发器的时钟输入端和所述第二触发器的时钟输入端。

可选地，所述电路按如下方式进行工作：

首先，通过控制施加在所述时钟控制单元的使能端的使能信号使所述第一时钟输入信号选通通过而所述第二时钟输入信号不通过，所述时钟控制单元的第一输出端输出与所述第一时钟输入信号相对应的第一时钟信号，所述第一时钟信号被输入到所述第一触发器的时钟输入端使所述第一触发器工作，从而将从所述第一触发器的数据输入端输入的待处理信号输入到所述第二触发器之中；

然后，通过控制施加在所述时钟控制单元的使能端的使能信号使所述第二时钟输入信号选通通过而所述第一时钟输入信号不通过，所述时钟控制单元的第二输出端输出与所述第二时钟输入信号相对应的第二时钟信号，所述第二时钟信号被输入到所述第二触发器的时钟输入端使所述第二触发器工作，从而对从所述第一触发器输入的信号进行处理。

可选地，所述第一触发器和所述第二触发器为D触发器。

可选地，所述时钟控制单元包括第一多路器、第二多路器和反相器，所述第一多路器的使能端通过所述反相器与所述第二多路器的使能端相连；其中，所述第一多路器的使能端或第二多路器的使能端作为所述时钟控制单元的使能端。

可选地，所述第一多路器的输出端用作所述时钟控制单元的第一输出端，所述第二多路器的输出端用作所述时钟控制单元的第二输出端。

可选地，所述第一时钟输入信号和所述第二时钟输入信号为异步时钟域信号。

本发明的又一个实施例提供一种电子装置，所述电子装置包括一种电路，所述电路包括时钟控制单元、第一触发器和第二触发器；其中，所述时钟控制单元的第一输出端与所述第一触发器的时钟输入端相连，所述时钟控制单元的第二输出端与所述第二触发器的时钟输入端相连，所述第一触发器的输出端与所述第二触发器的数据输入端相连；所述时钟控制单元用于将从其第一输入端输入的第一时钟输入信号和从其第二输入端输入的第二时钟输入信号按先后顺序分别输入到所述第一触发器的时钟输入端和所述第二触发器的时钟输入端。