[发明专利]基于线性规划的大规模集成电路通道布线方法

说明书

技术领域

本发明属于集成电路设计领域，尤其是属于互连线线宽在65nm 及以下的集成电路制造工艺下的集成电路设计优化的技术范畴，具体涉及一种基于线性规划的大规模集成电路通道布线方法。

背景技术

集成电路是由设计者借助于电子设计自动化（EDA）工具设计出集成电路版图，交付集成电路制造商，通过电路掩膜制备（Mask）以及对晶片（Wafer）进行氧化、掺杂、光刻等一系列的制作工艺将电路掩膜转移到晶片上，从而实现其电路功能。对于数字电路设计来说，版图设计流程包括行为级综合，逻辑综合，物理设计和版图优化等步骤。其中，物理设计是最为耗时，对芯片性能影响最大的步骤，它又分为布图规划，布局，时钟树综合，布线等步骤。通道布线是指在布线过程中，总体布线确定线网拓扑结构和布线层分配之后，详细布线之前在布线单元行内进行布线通道分配的阶段。良好的通道布线结果不仅可以加快详细布线的收敛，而且可以优化芯片走线线长。

随着集成电路制造工艺不断提高，特征尺寸迅速减小，芯片上可容纳晶体管数量相应增加，电路设计的复杂度也随之不断提高。传统的基于线性分配的通道布线方法将全局布线之后每段走线划分成一系列的连续的单元走线进行逐一分配再合并且每次分配相同通道数目的单元走线，这样得到的局部最优解有可能使得后续的详细布线收敛变慢甚至不收敛。

发明内容

针对上述现有技术的不足，本发明的目的在于提供一种基于线性规划的大规模集成电路通道布线方法。

为解决上述技术问题，本发明采用如下技术方案：

一种基于线性规划的大规模集成电路通道布线方法，其特征在于：将不同层上的通道布线问题划分成每个布线单元行内的通道布线子问题，并分别建模成线性规划问题进行求解；每个布线单元行内部的所有走线统一建模，并且将线长优化、设计规则检查以及时延优化问题分别描述为该线性规划问题的约束条件，最后求解该线性规划问题，在满足费用最小化的情况下得到各个布线的最佳放置通道。具体方法如下：

将总体布线之后的全局布线结果按照每一金属层的走向划分成一系列水平和垂直的布线单元行；然后通过区域查找得到每个布线单元行内部的布线段集合；所述的线性规划问题处理的对象就是所述每个布线单元行内部的布线段，同时将布线资源、标准单元、布线障碍、预布线信息从OA（OpenAccess）数据库中读取并转换为OA内部数据结构。

对于每一个布线单元行内从布线到布线通道的分配问题，待分配的对象为布线单元行内部的走线，分配的容器为不同的布线通道，每段走线只能放置在一个布线通道内部，同一个布线通道可以放置多个走线；每段走线都包含一系列comp表示它的连接关系，每个comp都记录了一段合理的通道范围表明走线在该comp上的理想区域。

Comp有3种类型：kCompFromBelow表示该走线在这个comp上与下一层布线层上的走线有连接关系；kCompFromAbove表示该走线在这个comp上与上一层布线层上的走线有连接关系；kCompFromPin表示该走线在这个comp上与芯片的引脚或者芯片内部某个实例单元上的引脚有连接关系；对于第i个布线段和第j个布线通道，其分配费用Cij由以下方法确定：

a. 初始化分配费用为0，遍历第i个布线段上所有的comp，若当前comp的类型为kCompFromPin，则分配费用加上第j个布线通道与comp记录的通道范围的距离的8倍，当前comp的类型为kCompFromBelow或kCompFromAbove，则分配费用加上第j个布线通道与comp记录的通道范围的距离；

b. 若所述第j个布线通道上存在布线障碍，则所述第j个布线通道的分配费用将加上相应的惩罚权重kMaxCost；

c. 若所述第j个布线通道上存在与所述第i个布线段不同线网的预布线且它们之间有重叠长度为overlap_length并且大于0，则所述第j 个布线通道的分配费用将加上相应的惩罚权重kShortCost + overlap_length；

d. 若所述第j个布线通道上存在其他线网的引脚且布线i经过的引脚数目为Npin并且Npin大于0，则所述第j个布线通道的分配费用将加上相应的惩罚权重Npin乘以kAccessCost；

e. 若与线网i有连接关系的下一层布线层的走线所在的通道上放置了其他线网的布线且该布线与第j个通道相交，则所述第j个布线通道的分配费用将加上相应的惩罚权重kShortLowerCost。

基于上述分配费用，所述的线性规划问题的基本目标函数描述为：