[发明专利]差分解码器

权利要求书

1.一种用于解码复合时钟数据信号m_in为数据信号data，而无需使用本地时钟的解码器电路，包括：

解析电路，经配置以解析复合时钟数据信号m_in为中间数据信号a、调节信号b和中间时钟信号p₀，其中所述解析电路包括：

脉冲发生器，经配置以接收复合时钟数据信号m_in并经在复合时钟数据信号m_in的每个转变边沿输出脉冲p_i；

延迟电路，具有延迟时间t_d并配置以接收脉冲p_i和输出中间时钟信号p₀；以及

触发器，经配置以一旦接收脉冲p_i则设置时钟脉冲信号cke，并一旦接收中间时钟信号p₀则复位时钟脉冲信号cke；以及

数据电路，包括：

逻辑子网，经配置以接收中间数据信号a、调节信号b和中间时钟信号p₀并根据中间数据信号a、调节信号b和中间时钟信号p₀产生时钟信号sclk；以及

数据子网络，由时钟信号sclk定时并经配置以根据中间数据信号a产生数据信号data。

2.根据权利要求1所述的解码器电路，其中，复合时钟数据信号m_in是差分曼彻斯特编码。

3.根据权利要求1所述的解码器电路，其中：

复合时钟数据信号m_in是时钟第一、零上变化曼彻斯特编码，其中时钟转变导致可选的数据转变，在所述数据转变中，转变代表零，没有转变代表1；以及

该延迟电路经配置以在复合时钟数据信号m_in的时钟转变之后但在可选的数据转变之前输出中间时钟信号p₀。

4.根据权利要求3所述的解码器电路，其中，复合时钟数据信号m_in具有周期t_per，并且其中延迟时间t_d是周期t_per的70％。

5.根据权利要求1所述的解码器电路，其中所述数据电路还包括：误差子网，经配置以接收中间数据信号a、调节信号b和时钟信号sclk，并从中产生误差信号error。

6.根据权利要求5所述的解码器电路，其中所述误差子网包括由时钟信号sclk定时并具有中间数据信号a与调节信号b的逻辑与的数据输入的D触发器。

7.根据权利要求1所述的解码器电路，其中，所述解析电路包括由p₀定时的触发器并接收调节信号b的逻辑反转与中间数据信号a的逻辑与的值作为数据输入，并经配置以输出调节信号b。

8.一种用于解码复合时钟数据信号m_in为数据信号data，而无需使用本地时钟的方法，该方法包括：

解析所述复合时钟数据信号m_in成中间数据信号a、调节信号b和中间时钟信号p₀；

在复合时钟数据信号m_in的转变边沿产生脉冲p_i；

通过将脉冲p_i延迟延迟时间t_d而产生中间时钟信号p₀；

一旦接收脉冲p_i则产生时钟脉冲信号cke，并一旦接收中间时钟信号p₀则复位时钟脉冲信号cke；

从中间数据信号a、调节信号b和中间时钟信号p₀产生时钟信号sclk；以及

从中间数据信号a生成数据信号data，其中数据信号data由时钟信号sclk定时。

9.根据权利要求8所述的方法，其中，复合时钟数据信号m_in是差分曼彻斯特编码。