[发明专利]电平转移电路

说明书

技术领域

本发明涉及电子电路技术领域，尤其涉及一种电平转移电路。

背景技术

在芯片级系统(System on Chip，SOC)的设计研发过程中，由于采用了不相兼容的电源电压等原因，系统内部常常出现输入/输出逻辑不协调的问题，因此需要进行电平转换。电平转移电路即是用于将低电压域所对应的高电平信号及低电平信号(Vina，Vinb)转换成高电压域对应的高电平信号及低电平信号(Vouta，Voutb)，或相反的一种电子电路。

如图1所示，电平转移电路的输入信号Vina、Vinb为低电压域的一对反相信号，工作正电源Vdd为高电压电源，分别接于PMOS晶体管MP1和PMOS晶体管MP2的源极。NMOS晶体管MN1和MN2的源极接地。PMOS晶体管MP1的漏极、PMOS晶体管MP2的栅极以及NMOS晶体管MN1的漏极共接，形成输出端Outa。PMOS晶体管MP2的漏极、PMOS晶体管MP1的栅极以及NMOS晶体管MN2的漏极共接，形成输出端Outb。输出信号Vouta、Voutb为高电压域对应的高低电平信号。

图1所示电平转移电路的工作原理是：当输入信号Vina为高时，输入信号Vinb为低，因此NMOS晶体管MN2导通，NMOS晶体管MN1关闭，使输出端Outb的输出信号Voutb被拉低至地电位，进而使得PMOS晶体管MP1导通，高电源电压Vdd输出到输出端Outa，输出信号Vouta被拉升至高电压域的高电平信号。

相对应的，当输入信号Vina为低，而输入信号Vinb为高时，输出信号Vouta被拉低至地电位，而输出信号Voutb被拉升至高电压域的高电平信号。

图1所示电路中，由于输入信号Vin和输出信号Vout之间存在短暂延迟，会出现NMOS晶体管MN1与NMOS晶体管MP1同时导通，或者NMOS晶体管MN2与PMOS晶体管MP2同时导通的情况，导致产生由正电源Vdd直接到地的贯通电流，从而增加电路的功耗，影响输出效率，并且，贯通电流还会对正电源Vdd产生冲击。

发明内容

本发明实施例解决的问题是如何减小电平转移电路中贯通电流对电路的影响。

为解决上述问题，本发明实施例提供一种电平转移电路，包括：第一NMOS晶体管，第二NMOS晶体管，第一PMOS晶体管，第二PMOS晶体管，第一限流器以及第二限流器；所述第一NMOS晶体管的栅极以及所述第一限流器的控制端共接，形成第一输入端；所述第二NMOS晶体管的栅极以及所述第二限流器的控制端共接，形成第二输入端；所述第一限流器的第一电极和所述第二限流器的第一电极分别耦接到正电源；所述第一NMOS晶体管的源极和所述第二NMOS晶体管的源极分别耦接到地；所述第一限流器的第二电极与所述第一PMOS晶体管的源级耦接，所述第二限流器的第二电极与所述第二PMOS晶体管的源级耦接；所述第一PMOS晶体管的栅极、所述第二PMOS晶体管的漏极以及所述第二NMOS晶体管的漏极共接，形成所述电平转移电路的第一输出端；所述第二NMOS晶体管的栅极、所述第一PMOS晶体管的漏极以及所述第一NMOS晶体管的漏极共接，形成所述电平转移电路的第二输出端。

可选的，所述第一限流器为PMOS晶体管；所述第一限流器的控制端为PMOS晶体管的栅极，所述第一限流器的第一电极为PMOS晶体管的源极，所述第一限流器的第二电极为PMOS晶体管的漏极。

可选的，所述第二限流器为PMOS晶体管；所述第二限流器的控制端为PMOS晶体管的栅极，所述第二限流器的第一电极为PMOS晶体管的源极，所述第二限流器的第二电极为PMOS晶体管的漏极。

可选的，所述第一PMOS晶体管的衬底耦接到正电源。

可选的，所述第二PMOS晶体管的衬底耦接到正电源。