[发明专利]减小系统待机状态下时钟电流的控制系统

说明书

技术领域

本发明涉及电子技术领域，具体涉及一种控制系统。

背景技术

时钟产生电路是电子系统中的重要组成单元，用于产生时间基准或时钟信号，以控制和协调整个系统的工作，在实际系统中，各个功能或单元模块在工作模式下往往需要多个相位的时钟信号，如图1所示，通过设置多相位时钟产生电路产生多个时钟信号提供给电子系统，以分别控制各个电路或单元模块，满足工作需求。

然而，为了功率或性能管理的需要，电子及通信系统还需要在非工作模式下运行，如移动设备，在待机模式下或低电量状况下，某些功能或单元模块应当处于关闭或低功耗模式，并不需要正常工作时的时钟信号进行驱动，而现有的系统静态电流偏大，增大了系统的功耗，不能适应系统功率或性能管理的需求。

发明内容

本发明的目的在于，提供一种减小系统待机状态下时钟电流的控制系统，解决以上技术问题。

本发明所解决的技术问题可以采用以下技术方案来实现：

减小系统待机状态下时钟电流的控制系统，其中，包括，

第一时钟信号产生电路，用于产生第一组时钟信号；

第二时钟信号产生电路，用于产生第二组时钟信号，所述第一组时钟信号的时钟频率低于所述第二组时钟信号的时钟频率；

选通信号产生电路，用于产生选通信号，所述第一时钟信号产生电路与所述第二时钟信号产生电路在所述选通信号的作用下于设定的系统进入待机模式时向设定的系统提供所述第一组时钟信号，并于设定的系统于工作模式时向设定的系统提供所述第二组时钟信号。

优选地，所述第一时钟信号产生电路向设定的系统提供所述第一组时钟信号时所述第二时钟信号产生电路停止工作。

优选地，所述第二时钟信号产生电路向设定的系统提供所述第二组时钟信号时所述第一时钟信号产生电路停止工作。

优选地，所述第一时钟信号产生电路为用于产生单相位时钟信号的单相位时钟信号产生电路。

优选地，所述第二时钟信号产生电路为用于产生多相位时钟信号的多相位时钟信号产生电路。

优选地，所述第一时钟信号产生电路包括N级串联耦接的第一类延迟单元，每个所述第一类延迟单元包括一输入节点、一反相器、一输出节点，其中N为大于或等于3的正整数。

优选地，一所述第一类延迟单元的输出节点连接下一个所述第一类延迟单元的输入节点，最后一个第一类延迟单元的输出节点反馈至第一个第一类延迟单元的输入节点。

优选地，所述第二时钟信号产生电路包括M级串联耦接的第二类延迟单元，其中M为大于或等于3的正整数。

优选地，所述第二类延迟单元包括一同相输入节点、一反相输入节点、一差分放大器、一同相输出节点、一反相输出节点。

优选地，M取奇数时，一所述第二类延迟单元的同相输出节点连接下一个所述第二类延迟单元的反相输入节点，一所述第二类延迟单元的反相输出节点连接下一个所述第二类延迟单元的同相输入节点，最后一个第二类延迟单元的同相输出节点反馈至第一个第二类延迟单元的反相输入节点，最后一个第二类延迟单元的反相输出节点反馈至第一个第二类延迟单元的同相输入节点。

优选地，M取偶数时，一所述第二类延迟单元的同相输出节点连接下一个所述第二类延迟单元的反相输入节点，一所述第二类延迟单元的反相输出节点连接下一个所述第二类延迟单元的同相输入节点，

倒数第二个第二类延迟单元的同相输出节点连接最后一个第二类延迟单元的同相输入节点，倒数第二个第二类延迟单元的反相输出节点连接最后一个第二类延迟单元的反相输入节点，

最后一个第二类延迟单元的同相输出节点反馈至第一个第二类延迟单元的反相输入节点，最后一个第二类延迟单元的反相输出节点反馈至第一个第二类延迟单元的同相输入节点。

优选地，所述设定的系统为电源转换器。

有益效果：由于采用以上技术方案，本发明设置一第一时钟信号产生电路，在不增加系统复杂度的情况下满足系统待机状态下或低功耗状态下的时钟信号需求，有效降低了系统的时钟静态电流，减少了系统的能耗。

附图说明

图1为现有技术的系统架构示意图；

图2为本发明的系统架构示意图；

图3为本发明的第一时钟信号产生电路的一种电路实现图；

图4为本发明的第二时钟信号产生电路的一种电路实现图；

图5为本发明的第二时钟信号产生电路的另一种电路实现图。

具体实施方式