[发明专利]低功率无电流模式逻辑的发射机结构

说明书

技术领域

本发明的示例性实施例涉及一种低功率无电流模式逻辑(CML，Current ModeLogic)的发射机结构。

背景技术

电流模式逻辑(CML，Current Mode Logic)电路通常用于在GHz频率范围内操作的高速应用。CML电路是用于DVI和HDMI视频连接的物理层，且可频繁地使用于光纤组件的接口。此技术已被广泛应用于高速集成系统的设计中，例如通信系统(串行数据收发器、频率合成器等)。在这些电路中，为了减少由少数载体(carrier)的存在而引起的存储时间，晶体管通常不允许在强饱和状态下进行操作。存储时间即在“ON”晶体管开始转变为“OFF”之前的时间倾向于降低电路的速度。在CML电路中，随着电流根据输入信号的状态而从一个晶体管接脚转换至另一个晶体管接脚，在晶体管的射极接脚中维持恒定电流。

发明内容

本发明的一个示例性实施例公开了一种发射机，包括：主多路复用器，通过多路复用并行信号生成主数据信号，副多路复用器，通过多路复用所述并行信号生成后数据信号，和多个输出驱动器，通过总计所述主数据信号和所述后数据信号生成预加重信号。

所述多个输出驱动器包括与所述主多路复用器的输出直接连接的主驱动器和与所述副多路复用器的输出直接连接的后驱动器。

所述发射机进一步包括：多路复用器，通过多路复用并行输入数据信号生成用于所述主多路复用器和所述副多路复用器的并行信号。

所述发射机进一步包括：重定时器，重定时由所述多路复用器生成的所述并行信号，用于在所述并行信号和来自时钟分配器的多相时钟信号之间提供时序容限。

所述多路复用器包括多个5:1多路复用器和多个2:1多路复用器。

所述主多路复用器包括多个级联N沟道金属氧化物半导体(NMOS)晶体管和可调整伪P沟道金属氧化物半导体(PMOS)负载。

所述级联NMOS晶体管通过不同输入数据和所述多相时钟信号中的两个相邻两相时钟信号而被驱动。

当所述两个相邻两相时钟信号重叠时，所述主数据信号通过所述主多路复用器被输出。

所述级联NMOS晶体管的大小基于用于沟道损耗补偿的所需预加重抽头权重而被决定。

所述副多路复用器包括多个级联NMOS晶体管，其中，所述副多路复用器的所述级联NMOS晶体管的大小小于所述主多路复用器的级联NMOS晶体管的大小。

预加重的数量通过调整包含在所述多个输出驱动器中的后驱动器的偏流而被控制。

其将被理解为前述的一般性说明和后述的详细说明是示例性和解释性的，且目的是提供如本发明所要求的进一步说明。

附图说明

包含于此用于提供本发明的进一步理解且被编入和构成本说明书一部分的附图举例说明了本发明的示例性实施例且与详细说明一起用于解释本发明的原理。

图1是说明根据本发明的一个示例性实施例的低功率无电流模式逻辑的发射机的框图示例的示图。

图2是说明根据本发明的一个示例性实施例的4:1多路复用器的框图示例的示图。

图3是说明根据本发明的一个示例性实施例的4:1多路复用器的时序图示例的示图。

图4是说明根据本发明的一个示例性实施例的主驱动器和后驱动器的示例的示图。

具体实施方式

以下，参考示出本发明的示例性实施例的附图对本发明进行更加全面的说明。本发明可具体表现为多种不同形式但其并不应被理解为仅局限于在此所述的实施例。相反，这些示例性实施例被提供使得本公开更充分且能全面地将本发明的范围传达给本领域的技术人员。在附图中，图层和区域的尺寸和相对大小为了清楚可识可被扩大。

本发明的示例性实施例涉及一种低功率无电流模式逻辑的发射机结构。在所述发射机结构中，由于除输出驱动器以外的全部电路组件以四分之一的线路速率(line rate)运行，因此功耗可被显著地降低。此外，所述发射机结构是一种面积优化的结构，其原因在于对于带宽扩展不需要占据大面积的被动电感器。