[发明专利]一种应用于高精度逐次逼近模数转换器的数字校准方法

说明书

技术领域

本发明作为对逐次逼近模数转换器（SAR ADC）中主数模转换（DAC）阵列进行校准的方法，应用在高精度SAR ADC的设计中，通过在比较器的负相端增加一个校准电容阵列，并配合发明的校准算法，实现对主DAC中由于工艺偏差和寄生效应所产生的电容失配进行校准，从而提高整体模数转换器的精度。

背景技术

作为连接模拟信号和数字信号之间的桥梁，模数转换器在集成电路和信息产业中发展迅速，电荷再分配型(Charge-Redistribution)逐次逼近(SAR)模数转换器(ADC)自上世纪80年代被提出以来[1],以其具有中等转换精度、中等转换速度、低功耗和低成本的综合优势，得到广泛应用。

在逐次逼近模数转换器中，数模转换器（DAC）有着将参考电压（Vref）进行二分的重要作用，即通过数字逻辑单元控制开关的动作，实现DAC对参考电压（V_ref）的二分，得到V_ref/2、V_ref/4、V_ref/8……再将输入电压（V_in）与该DAC产生的电压做比较，V_in较大时，比较器输出为高电平，即数字电路记录该位的码值为“1”，反之，V_in较小时，比较器输出为低电平，即数字电路记录该位码值为“0”。依此类推进行N次比较，即可得到N位的转换结果。

作为SAR ADC组成的关键单元之一，二进制加权电容阵列构成的数模转换器（DAC）的精度直接决定着整个模数转换器（ADC）的精度。在现有工艺情况下，各种器件以及走线的寄生电阻和寄生电容，以及工艺制造过程中的误差，使得DAC相邻位的电容之间的二倍关系不够精确，极大的限制了ADC精度的提高。

为了提高精度，文献[2]中提出了对于高精度的SAR ADC采用分段式的电容阵列结构，以减小电容的数量，避免过大的引入失配。但是在现有工艺制造的条件下，电容的最小失配率为0.1%，这意味着整个ADC的精度最高只能达到10位左右^[3]，所以对这种由于工艺偏差而带来的失配，必须要动态实时的对其进行校准。本发明就是面向这种分段式电容阵列而提出的一种数字校准方法，可以有效获取电容之间的失配误差，然后在逐位转换时将校准码补偿回去，以达到校准的目的。

参考文献：

1、《一种用于14bit SAR ADC的DAC设计》刘永红，何明华；中国集成电路，2010年11月刊，总第138期。

2、《逐次逼近A/D转换器综述》孙彤，李冬梅；微电子学，2007年第37卷第4期。

3、《SARAD转换器中电容失配问题的分析》周文婷,李章全；微电子学,2007年第37卷第2期。

发明内容

针对上述现有技术，本发明提供一种应用于高精度逐次逼近模数转换器的数字校准方法，应用在高精度逐次逼近型的模数转换器中，对分段式主数模转换器（DAC）中高段部分的电容阵列进行数字校准，以减小由于寄生电容和工艺制造误差而带来的电容间失配，提高逐次逼近型模数转换器精度。

为了解决上述技术问题，本发明一种应用于高精度逐次逼近模数转换器的数字校准方法，其中，主DAC为多段式电容阵列结构，校准DAC由多个并联的子DAC构成；所述子DAC的数量与所述主DAC中高段电容阵列的位数相同；在多个并联的子DAC的输出端同时并联有一接地的大电容以及一个接共模电压V_cm的开关，该大电容的容值为几十倍至数百倍单位电容；每个子DAC由二进制加权的电容阵列构成，在多个并联的子DAC的电容下极板上设有接地GND的开关和接参考电压V_ref的开关，每个子DAC的输出端均分别串联一个电容接入到所述校准DAC的输出端；该方法包括以下步骤：

步骤一、校准DAC的设计，包括：