[发明专利]用于减少采样电路时序不匹配的装置和方法

说明书

优先权数据

本申请主张2013年3月7日提交的临时专利申请序列号No.61/774,432的优先权，所述临时专利申请由此以引用的方式全部并入本文。

技术领域

本公开一般涉及采样电路，且更具体涉及用于生成具有减少的时序不匹配的采样时钟信号的装置、系统、电路和相关方法。

背景技术

模拟数字转换器（ADC）使用采样电路，所述采样电路在某个时间点采样模拟输入信号并然后把所述样本转换成数字值来创建数字信号。ADC的使用在涉及接收由模拟信号表示的输入信号或输入数据并然后操作以把模拟信号转换成数字信号来以数字形式进行进一步处理的应用中很常见。为了准确地转换模拟输入信号，应完成采样电路执行的对输入信号的采样，使得它向转换器提供样本，所述样本表示尽可能精确的模拟输入信号。随着将要转换的模拟输入信号的频率（Fin）增大，必要的采样频率也增大。由于使用ADC的应用类型数量增大，对能够在越来越高的操作速度下操作的ADC的需求也增大。

使用多个通道来在时间交错基础上处理模拟输入信号的时间交错ADC是一种类型的已开发用于高速应用、高速实施等的ADC。交错也可降低给定分辨率的功耗。这是因为，随着单通道ADC的采样率接近所用技术的极限，单通道ADC的速度/功率权衡变得非线性：从而使得交错成为有吸引力的替代。如果足够数量的ADC通道交错，那么每个都承受线性速度/功率权衡，并因此，达到最佳框架。在评估任何系统的整体性能时也应当考虑到与交错相关的系统开销。另外，对于大约为8位和以上的分辨率，应除去通道之间的不匹配，例如交错通道中每一个上的样本之间的时序不匹配。这可例如通过前景或背景校准来进行。

比起单通道ADC，时间交错ADC有效地提供数字到模拟转换的采样率上的速度优势，因为转换率与通道数量成比例增加。在时间交错ADC中，每个通道能够依次采样模拟输入信号。在N个通道并联操作的情况下，采样率比单通道ADC的增加了N倍。在从一个通道进行采样的时间期间，来自其它通道的样本可被处理。因此，时间交错ADC以比单通道系统高的速率生成数字码字。然而，时间交错ADC的缺点是因为不同通道之间的不匹配而会产生的误差。交错技术对通道之间的时序不匹配很敏感。

因此，除了提高转换速度之外，交错也降低了亚稳态率，从而使ADC更稳定。由于每个通道被给予更长的时间来进行转换，亚稳态的概率按指数规律下降。在一般意义上，交错ADC的性能通常由通道之间的不匹配限制。在8位或更高的分辨率下，增益、偏移和时序不匹配严重影响整体的信号对（噪音+失真）的比值（SNDR）。很多时候，时序不匹配最难校准，因为它不容易适于检测或校正。

在典型时间交错采样ADC中，采样信号用以在ADC的交错通道中每一个上控制采样时序。跟踪和保持电路可用以当采样信号从一个状态变化为另一状态时跟踪（并然后进行）来自通道的模拟输入信号的样本：触发开关以保持模拟输入信号的采样。开关之间的任何不匹配和采样信号的边缘之间的任何时序不匹配使得来自交错通道的交错样本的序列在时间上非均匀间隔。样本的非均匀间隔导致在采样系统的输出序列中出现非期望的频谱分量。这些频谱分量通常产生期望的采样信号的图像，且经常发生在输出频谱中非期望的位置。例如，在简单的双通交错系统中，采样时钟中的时序不匹配会导致期望信号的图像出现在频率为Fs/2+/-Fin处，其中Fs是系统的采样频率且Fin是系统的输入信号的频率。图像的量值与采样通道之间的时间差成比例，且也与输入信号的频率成比例。这些误差特别是在较高的输入频率下降低了采样系统的最大可实现无杂散动态范围（SFDR）。

减少时序不匹配造成的光谱产物的影响成本很高。可使用消耗大量功率的大型数字滤波器。或者，低功耗模拟电路可用以把时序误差"修整"成较小值。然而，在任一情况下，可降低误差至低于可接受的水平并保持在可接受的水平[而不管电源、温度、模具应力等的环境变化如何]的程度可取决于误差最初是多小。小的初始误差倾向于保持较小，而大的初始误差可通过修整而被减小，但倾向于随着环境变化出现而显著漂移。