[发明专利]显示面板无效
申请号: | 201410043695.1 | 申请日: | 2014-01-29 |
公开(公告)号: | CN103985340A | 公开(公告)日: | 2014-08-13 |
发明(设计)人: | 山下佳大朗 | 申请(专利权)人: | 群创光电股份有限公司 |
主分类号: | G09G3/20 | 分类号: | G09G3/20;G09G3/36 |
代理公司: | 北京三友知识产权代理有限公司 11127 | 代理人: | 任默闻 |
地址: | 中国台湾新竹*** | 国省代码: | 中国台湾;71 |
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摘要: | |||
搜索关键词: | 显示 面板 | ||
技术领域
本发明是关于一种显示面板。
背景技术
一般而言,一显示面板主要包含一面板、一扫描驱动电路及一数据驱动电路。数据驱动电路设置于面板上并通过多条数据线驱动面板的多个像素。扫描驱动电路设置于面板上并通过多条扫描线驱动该等像素。其中,扫描驱动电路具有一移位暂存器,其用以传输扫描信号,以依序驱动与移位暂存器电性连接的该等扫描线进而驱动像素。
最近,大尺寸面板广泛的制造,为解决扫描信号由于传输途径过长而导致信号衰减的问题,而有双边驱动的技术产生,所谓双边驱动是指移位暂存器分布于显示面板的相对两侧,以对扫描信号进行补偿。然而,如何找到一种能够有效补偿的电路设计,是业界不断研究的课题。虽然在面板的左、右两侧设置同样的扫描驱动电路能改善信号衰减的问题,但这样会导致面板的宽度增加。
因此,如何提供一种显示面板,能够有效补偿移位暂存器输出的扫描信号,进而提升显示效能并使面板宽度减少,实为当前重要课题之一。
发明内容
有鉴于上述课题,本发明的目的为提供一种能够有效补偿移位暂存器输出的扫描信号,进而提升显示效能的显示面板。
为达上述目的,依据本发明的一种显示面板包含多条扫描线以及一扫描驱动电路。扫描驱动电路具有多级串联的次扫描驱动电路,各级次扫描驱动电路包含一移位暂存单元及一补偿单元,同一级次扫描驱动电路的移位暂存单元与补偿单元位于显示面板的相对两侧。各扫描线的二端分别连接同一级次扫描驱动电路的移位暂存单元及补偿单元,当位于显示面板的一侧的同一级的一移位暂存单元输出一扫描信号至扫描线的一端时,位于另一侧的前一级的一移位暂存单元或后一级的一移位暂存单元控制补偿单元同步输出一控制信号于扫描线的另一端。
在一实施例中,控制信号根据一第一时脉信号产生。控制信号例如为一脉冲信号。
在一实施例中,补偿单元受前一级的移位暂存单元的一第二主节点的信号以及后一级的移位暂存单元的一第三主节点的信号控制,并且该等主节点的信号的至少其中之一的高准位电压高于扫描信号的高准位电压。
在一实施例中,后一级的移位暂存单元是指相同一级移位暂存单元的下一级。
在一实施例中,补偿单元包含二晶体管,该等主节点的信号分别控制该等晶体管的栅极。
在一实施例中,各晶体管的一第一端与扫描线耦接,各晶体管的一第二端受第一时脉信号控制。
在一实施例中,移位暂存单元包含一第一晶体管、一电容及一第一主节点,电容的一端与第一主节点及第一晶体管的栅极耦接,电容的另一端与第一晶体管的一第一端及扫描线耦接。
在一实施例中,第一晶体管的一第二端受第一时脉信号控制。
在一实施例中,移位暂存单元更包含一第二晶体管及一第三晶体管,第二晶体管的一第一端与第三晶体管的一第二端皆与第一主节点耦接,第二晶体管的一第二端与第二晶体管的栅极耦接,第三晶体管的一第一端与一低准位电压耦接。
在一实施例中,第三晶体管的栅极受一第四移位暂存单元所输出的一扫描信号控制。
在一实施例中,若移位暂存单元为第一移位暂存单元时,此第四移位暂存单元为第一移位暂存单元的下第二级。
在一实施例中,第三晶体管的栅极受一第二时脉信号控制,第二时脉信号的脉冲与第一时脉信号的脉冲不重叠。
在一实施例中,第二晶体管的栅极与第二端受第二移位暂存单元所输出的一扫描信号控制。
在一实施例中,第二移位暂存单元受一第三时脉信号控制,第三时脉信号的脉冲与第一时脉信号的脉冲部分重叠。
在一实施例中,第三移位暂存单元受一第四时脉信号控制,第四时脉信号的脉冲与第一时脉信号的脉冲部分重叠,但与第三时脉信号的脉冲不重叠。
在一实施例中,第二移位暂存单元受一第三时脉信号控制,第三时脉信号的脉冲与第一时脉信号的脉冲不重叠。
在一实施例中,第三移位暂存单元受一第四时脉信号控制,第四时脉信号的脉冲与第一时脉信号的脉冲不重叠,且与第三时脉信号的脉冲不重叠。
在一实施例中,第一移位暂存单元更包含一第四晶体管、一第五晶体管与一第六晶体管,其中第四晶体管的栅极、第五晶体管的一第一端及第六晶体管的一第二端皆与第一主节点耦接,第四晶体管的一第一端及第六晶体管的一第一端皆与一低准位电压耦接,第四晶体管的一第二端与扫描线耦接,第五晶体管的一第二端与栅极相互耦接。
在一实施例中,第一移位暂存单元更包含一第七晶体管,第七晶体管的第一端与第一主节点耦接,第七晶体管的第二端与栅极相互耦接。
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