[发明专利]输入和输出路径的扫描速度优化

说明书

技术领域

本发明涉及集成电路测试，具体地涉及测试时间和扫描移频的优化。

背景技术

扫描链路是用于可测性设计(Design For Test)的技术。目标在于通过提供一种简单的方式来设置和观察IC中的每个触发器以使测试更简单。被称为扫描使能(scan enable)的特殊信号被加入设计中，当断言(assert)该信号时，设计中的每个触发器被连入一个或多个长移位寄存器，一个输入引脚向每个链路提供数据，并且一个输出引脚被连接至每个链路的输出。然后利用芯片的时钟信号，任意模式可以被输入触发器的每个链路中，和/或可以读取每个触发器的状态。测试模式经由(一个或多个)扫描链路被移入，在“(一个或多个)启动/捕获周期”期间，脉冲式提供功能时钟信号来测试电路，然后把观察到的结果移出至芯片的输出引脚并且与预期的“好机器”结果进行比较。

在扫描链路测试中，需要进行优化，即最大化移频从而最小化测试时间。扫描链路移频受以下各项限制：

a)扫描链路的固有定时(timing)，该固有定时由扫描触发器的建立和保持时间决定；以及

b)到第一触发器的输入路径和从最后触发器的输出路径。这些路径的频率响应取决于诸如Vdd、温度、电网和流程细节之类的因素；以及

c)I/O定时。

在当前技术中，ATE输入/输出定时通常是对扫描测试速度最明显限制。将扫描速度提高至超出安全的定时容限可能使得扫描测试结果不稳定。因此，习惯做法是减小测试速度以便建立大的定时容限，这得到了稳定的结果，但是增加了测试时间。

发明内容

本文所公开的是被设计来生成具有小容限但产生稳定结果的最佳ATE输入/输出定时的扫描优化器系统和方法。因此，扫描测试时间被大大改进。

附图说明

图1示出需要定时优化的示例性扫描链路系统设计的组件。

图2示出并行测试的若干扫描链路的TDO引脚上的SCAN选通(strobe)定时。

图3示出包含发明性扫描速度优化的输出TDO路径的实施例。

图4示出对输出TDO路径的定时进行优化的结果。

图5示出包含发明性扫描速度优化的输入TDI和时钟路径TDC的实施例。

图6生动地示出对输入TDI/Mode路径进行优化的结果。

图7示出可被用于并行优化多个扫描链路优化定时偏差和频率的示例性算法的流程图。

图8示出可用于实现本发明的各部分的示例性计算机系统。

具体实施方式

本文公开的系统和方法解决了针对多个并行扫描链路的输入/输出定时的优化(尽管本发明的各方面可以应用于单一扫描链路设计)。需要注意的是，除I/O定时之外频率最大化，还将上面列出的所有因素考虑在内。输入(TDI)和输出(TDO)定时是按逐个引脚方式进行优化的。依据输出选通定时来调整输出定时，而依据输入数据边沿以及路径延迟来优化输入定时，输入数据边沿取决于链路中的第一触发器的建立和保持时间。还需要注意的是最大可达到频率不一定是最优频率。在实践中，最佳操作频率可能略低于最大值。

图1示出需要定时优化的示例性扫描链路系统设计的组件。扫描链路1-N(100)各自耦合至逻辑105并且受SCAN时钟110控制。控制逻辑115控制扫描电路。包含在控制逻辑中的是可以控制扫描时钟频率(即，用于“启动/捕获”)的锁相环118。输入路径延迟120发生在输入板125和扫描链路100之间。其它非时钟延迟130发生在扫描链路100和输出板135之间。这些非时钟延迟包括针对TDI和TDO的路径延迟以及针对整个被测器件的分布式时钟110的变化。