[实用新型]栅极驱动单元及栅极扫描驱动器

权利要求书

1.一种栅极驱动单元，其特征在于，包括信息采集模块、内部反相器模块、第一信号输出模块及第二信号输出模块；

所述信号采集模块由第一晶体管和第二晶体管构成，所述第一晶体管的漏极作为栅极驱动单元的信号采集端口VI，

第一晶体管的源极与第二晶体管的漏极相连；第二晶体管的源极输出采集信号Q；

第一晶体管的栅极与第二晶体管的栅极相连，作为栅极驱动单元的第一时钟输入端口CLK1L或第一晶体管的栅极与第二晶体管的栅极相连后与内部反相器模块的输出端QB连接；

所述内部反相器模块由第三晶体管和第四晶体管构成，所述第三晶体管的漏极为第一电源输入端口VDD，

第三晶体管的栅极与第一时钟输入端口连接；第三晶体管的源极与第四晶体管的漏极连接作为内部反相器模块的输出端点QB，

所述第四晶体管的栅极与第二晶体管的源极相连，所述第四晶体管的源极与第一时钟输入端口CLK1L连接；

所述第一信号输出模块由第五晶体管、第六晶体管、第七晶体管和第一存储电容构成，所述第五晶体管的漏极与第七晶体管的漏极相连，作为栅极驱动单元的第二时钟输入端口CLK2L；

所述第五晶体管的栅极与第二晶体管的源极相连，所述第五晶体管的源极与第六晶体管的漏极、第七晶体管的栅极连接，作为第一信号输出端口COUT；

所述第六晶体管的栅极与内部反相器输出端点QB连接；所述第六晶体管的源极作为栅极驱动单元的第二电源输入端口VSSL；

所述第七晶体管的源极分别与第一晶体管的源极、第二晶体管的漏极连接，所述第一存储电容一端与第二晶体管源极连接，第一存储电容的另一端与第一信号输出端口相连；

所述第二信号输出模块由第八晶体管和第九晶体管构成，第八晶体管的漏极作为栅极驱动单元的第三时钟输入口CLK2；

第八晶体管的栅极与第二晶体管的源极连接，第八晶体管的源极与第九晶体管的漏极连接，作为栅极驱动单元的第二信号输出端口OUT；

所述第九晶体管的栅极与内部反相器输出端点连接，所述第九晶体管的源极作为栅极驱动单元的第三电源输入端口VSS。

2.根据权利要求1所述的一种栅极驱动单元，其特征在于，所述栅极驱动单元的晶体管均为N型薄膜晶体管。

3.根据权利要求1所述的一种栅极驱动单元，其特征在于，所述内部反相器模块由第一时钟输入信号CLK1L控制，并由第一时钟输入端口CLK1L提供低电平输出，具体为：第一时钟信号输入端输入高电平时，第二晶体管的源极输出采集信号Q如果是高电平，则内部反相器的输出端口QB点输出高电平，当第一时钟输入信号CLK1L输入为低电平时，则内部反相器输出端口QB点输出低电平；

如果第二晶体管的源极输出采集信号Q点输入低电平，那么内部反相器输出端口QB点输出高电平。

4.一种由权利要求1-3任一项所述的栅极驱动单元构成的栅极扫描驱动器，其特征在于，包括三根电源引线、四根时钟信号引线及N级级联的栅极驱动单元，所述N为自然数，所述三根电源引线分别为第一根引线VD、第二根引线VS及第三根引线VL，所述四根时钟信号引线分别为第一时钟引线AL、第二时钟引线A、第三时钟引线BL及第四时钟引线B；

所述N级级联的栅极驱动单元具体搭接方式如下：

栅极驱动单元的第一电源输入端口VDD、第二电源输入端口VSSL、第三电源输入端口VSS分别与第一根引线VD、第二根引线VS及第三根引线VL连接；

所述每一级栅极驱动单元的输入端口VI与其上一级N-1级栅极驱动单元的第一信号输出端口COUT连接，其中，第一级栅极驱动单元的输入端口VI作为栅极扫描驱动器的触发脉冲输入端口；

级数N为奇数的栅极驱动单元的第一时钟输入端口CLK1L与第一时钟引线AL连接；其第二时钟输入端口CLK2L与第三时钟引线BL连接，其第三时钟输入端口CLK2与第四时钟引线B连接；

级数N为偶数的栅极驱动单元的第一时钟输入端口CLK1L与第三时钟引线BL连接，其第二时钟输入端口CLK2L与第一时钟引线AL相连，其第三时钟输入端口CLK2与第二时钟引线A相连，其中第一电源输出端口电压VDD>第二电源输入端口电压VSS>第三电源输入端口电压VSSL。

5.一种由权利要求1-3任一项所述的栅极驱动单元构成的栅极扫描驱动器，其特征在于，包括对称分布在显示器两边用于驱动显示器行数为奇数的像素电路栅极的奇数栅极扫描驱动器及

用于驱动显示器行数为偶数的像素电路栅极的偶数栅极扫描驱动器；

所述奇数栅极扫描驱动器及偶数栅极扫描驱动器结构相同，均包括三根电源引线、四根时钟信号引线及N级级联的栅极驱动单元，所述N为自然数；

所述三根电源引线分别为第一根引线VD、第二根引线VS及第三根引线VL，所述四根时钟信号引线分别为第一时钟引线AL、第二时钟引线A、第三时钟引线BL及第四时钟引线B；

所述每个栅极驱动单元包括输入端口VI、第一电源输入端口VDD、第二电源输入端口VSSL、第三电源输入端口VSS、第一时钟输入端口CLK1L、第二时钟输入端口CLK2L、第三时钟输入端口CLK2、第一信号输出端口COUT及第二信号输出端口OUT；

所述N级级联的栅极驱动单元具体搭接方式如下：

栅极驱动单元的第一电源输入端口VDD、第二电源输入端口VSSL、第三电源输入端口VSS分别与第一根引线VD、第二根引线VS及第三根引线VL连接；

所述每一级栅极驱动单元的输入端口VI与其上一级N-1级栅极驱动单元的第一信号输出端口COUT连接，其中，第一级栅极驱动单元的输入端口VI作为栅极扫描驱动器的触发脉冲输入端口；

级数N为奇数的栅极驱动单元的第一时钟输入端口CLK1L与第一时钟引线AL连接；其第二时钟输入端口CLK2L与第三时钟引线BL连接，其第三时钟输入端口CLK2与第四时钟引线B连接；

级数N为偶数的栅极驱动单元的第一时钟输入端口CLK1L与第三时钟引线BL连接，其第二时钟输入端口CLK2L与第一时钟引线AL相连，其第三时钟输入端口CLK2与第二时钟引线A相连；

其中第一电源输出端口电压VDD>第二电源输入端口电压VSS>第三电源输入端口电压VSSL。