[实用新型]一种低压差线性稳压器

说明书

技术领域

本实用新型涉及一种稳压器，具体涉及一种低压差线性稳压器。

背景技术

随着JEDEC接口标准的不断升级，DRAM的时钟频率不断升高。DRAM内部逻辑电路所消耗的电流也在不断增大。同时DRAM工艺特征尺寸不断减小，芯片面积也在不断压缩中，这就对DRAM中的用于逻辑电路供电的线性稳压器的设计提出了挑战。目前DRAM中所用的线性稳压器为了达到电压波动较小的目标，多采用增大稳压器自身运放的静态功耗来提高线性稳压性本身的反应速度，或者是增大线性稳压器输出电压网络上的片内电容以减小电压的波动。

例如专利号为200510064624.0的快速回复的低压降线性稳压器中提到通过检测输出电流的大小，来调整第二级运放的偏置电流来加快线性稳压器的回复。这种做法的弊端在于：当输出电流较大时，第二级运放的静态功耗会增大，增大整体增大线性稳压器的静态功耗，并且额外引入的电流检测电路，增加了设计的复杂性，占用了额外的面积。

实用新型内容

本实用新型的目的在于克服上述现有技术的缺点，本实用新型一种低压差线性稳压器，该稳压器有效的降低负载电流增大或者减少时输出电压的电压波动。

为达到上述目的，本实用新型所述的低压差线性稳压器包括线性稳压器、第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第一电容、第二电容及倒相放大器；

所述第一PMOS管的漏极分别与第二PMOS管的源极相连接，第一PMOS管的源极与线性稳压器相连接，第一PMOS管的漏极与源极之间通过第二电容相连接，第二PMOS管的漏极与第一NMOS管的漏极相连接，第一NMOS管的源极与第二NMOS管的漏极相连接，第二NMOS管的源极与漏极之间通过第一电容相连接，第二NMOS管的源极接地；

所述倒相放大器的输入端分别与第二PMOS管的栅极、第一NMOS管的栅极相连接，倒相放大器的输出端分别与第一PMOS管的栅极、第二NMOS管的栅极相连接。

所述线性稳压器包括输入端口、输出端口、运算放大器、第三PMOS管、第一电阻、第二电阻、第三电容及恒流源；

所述运算放大器的反向输入端与输入端口相连接，运算放大器的输出端与第三PMOS管的栅极相连接，第三PMOS管的源极与第一PMOS管的源极相连接，第三PMOS管的漏极分别与运算放大器的同相输入端、第一电阻的一端、第二电阻的一端、恒流源的输入端、以及输出端口相连接，第一电阻的另一端接地，第二电阻的另一端与第三电容串联连接后接地，恒流源的输出端接地。

所述第一电容一端的电压及第二电容一端的电压从零切换到高电平时或者从高电平切换到零时，第一电容另一端的电压及第二电容另一端的电压会被动态拉高或者拉低，并导致第三P M O S管的输出电流作出相应的响应。

本实用新型具有以下有益效果：

本实用新型所述的低压差线性稳压器随着负载电流从无到有的切换，线性稳压器中第三PMOS的栅极由于第一电容及第二电容被耦合到了一个负向的脉冲，致使其第三PMOS管的栅端电压瞬态降低，第三PMOS的输出电流增大，线性稳压器对于负载电流的变化做出快速的反应，使输出电压的下拉幅度较小；随着负载电流从有到无的切换，线性稳压器中的第三PMOS的栅端被耦合到了一个正向的脉冲，致使第三PMOS管的栅极电压被瞬态拉高，第三PMOS管的输出电流减小，线性稳压器对于负载电流的减少也做出快速的反应，使输出电压的上拉幅度较小，从而使线性稳压器无需额外增加静态功耗的前提下，实现快速反应，同时在保持输出电容不变的情况下，不管是电压上拉过程中或者电压下拉过程中均可降低输出电压的电压波。

附图说明

图1为本实用新型的电路图；

图2为本实用新型中下拉过程中线性稳压器的输出电压的瞬态波形图；

图3为本实用新型中上拉过程中线性稳压器的输出电压的瞬态波形图。

具体实施方式

下面结合附图对本实用新型做进一步详细描述：