[实用新型]移位分频器

说明书

技术领域

本实用新型涉及数字IC技术领域，更具体地涉及一种移位分频器。

背景技术

常见的分频器一般有两种：移位分频器和计数分频器。

计数分频器由于相位比移位分频器控制逻辑更加复杂，在高频设计中经常无法满足时序要求，因此常用于中低频时钟的分频器设计。而移位分频器逻辑比较简单，即使在高频设计中也能够满足时序要求，因此常用于高频时钟的分频器设计。但是，它有一个致命的缺点：分频后时钟的质量完全取决于寄存器组的初始状态和运行过程中的状态转换，一旦由于一些无法预料的原因导致状态错误，就会直接导致分频出现问题，甚至完全错误。

现有的移位分频器用于进行6分频的分频器电路结构如图1，如图所示，现有的移位分频器包括六个寄存器R1、R2、R3、R4、R5、R6，且D为各个寄存器的输入端，Q为各个寄存器的输出端；每个寄存器的复位端Sn均与系统复位信号端连接，系统复位信号端向每个寄存器的复位端输入系统复位信号RSTn，以在初始阶段对移位分频器进行整体复位，即使各个寄存器全部置为“1”或“0”；每个寄存器的时钟端CK与外部高频时钟输出端连接，外部高频时钟输出端输出高频时钟CLK1至每个寄存器的时钟端CK，以控制各个寄存器的运行。其中，第1寄存器R1的输入端与第6寄存器R6的输出端连接，其它各寄存器的输出端与输入端依次顺序连接。

请结合参考图2-5，其中Reg1表示六个寄存器在每个高频时钟CLK1的上升沿到来时的输出结果，CLK2表示寄存器R4的输出的结果。如图2所示，每一个高频时钟CLK1的上升沿到来时，移位分频器的相应寄存器的输出会有序地进行翻转，当经过6个高频时钟CLK1后，完成一个周期，如图2中所示CLK2的波形，即实现对高频时钟CLK1的6分频。但当上述现有的移位寄存器在工作过程中其中间状态出现错误后，不能正常地对输入的高频时钟CLK1进行分频；具体地，如图3所示，当中间状态出现问题而导致移位分频器的所有寄存器的输出都变成“0”后，寄存器R4的输出端输出一持续低电平信号，无法对输入的高频时钟CLK1进行分频；如图4，如果中间状态出现问题而导致移位分频器的所有寄存器的输出都变成“1”时，寄存器R4的输出端输出一持续高电平信号，无法对输入的高频时钟CLK1进行分频；如图5，如果中间状态出现问题而导致移位分频器的寄存器的输出出现不连续的“0”或者“1”时，寄存器R4的输出端的输出不规律，且无法恢复正常分频而使分频错误。因此，现有的移位分频器当在工作过程中其中间状态发生错误后将导致分频失败或分频错误。

因此，针对上述问题有必要提供一种改进的移位分频器来克服上述缺陷。

实用新型内容

本实用新型的目的是提供一种移位分频器，本实用新型的移位分频器结构简单，在相同的分频需求下，所需的寄存器和门器件更少，而且在干扰过后可正常恢复分频。

为实现上述目的，本实用新型提供一种移位分频器，且所述移位分频器为N分频的移位分频器，N为大于或等于4的正整数，所述移位分频器包括反相器、N-2个寄存器及N-4个或门；每个所述寄存器的复位端均与系统复位信号端连接，每个所述寄存器的时钟端与外部高频时钟输出端连接；所述第N-2寄存器的输出端与所述反相器的输入端连接，所述反相器的输出端分别与所述第1寄存器的输入端及各个或门的一输入端连接；各个所述或门连接于第1寄存器至第N-3寄存器的输入端与输出端之间，且第1寄存器的输出端与第1或门的另一输入端连接，第N-4寄存器的输出端与第N-4或门的另一输入端连接，第1或门的输出端与第2寄存器的输入端连接，第N-4或门的输出端与第N-3寄存器的输入端连接；第N-3寄存器的输出端与第N-2寄存器的输入端连接。

较佳地，当N等于4时，所述移位分频器包括反相器及2个寄存器，第1寄存器的输出端与第2寄存器的输入端连接，第2寄存器的输出端与所述反相器的输入端连接，所述反相器的输出端与第1寄存器的输入端连接。

与现有技术相比，本实用新型的移位分频器，由于包括反相器及N-4个或门，使得实现N分频只需N-2个寄存器，简化了移位分频器的结构，便于实现；而且本实用新型的移位分频器的反相器在每一个时钟周期内均对第N-2个寄存器的输出进行反转，并输入给第1寄存器及各个或门，从而当所述移位分频器的中间状态出错错误后，可在一定时间内恢复到正常，并在恢复后可保证分频比不变，提高了移位分频器的适用范围，减少了外部干扰对分频的影响。

通过以下的描述并结合附图，本实用新型将变得更加清晰，这些附图用于解释本实用新型。

附图说明