[实用新型]一种电力线载波通信实时时钟电路有效
申请号: | 201320656463.4 | 申请日: | 2013-10-23 |
公开(公告)号: | CN203554438U | 公开(公告)日: | 2014-04-16 |
发明(设计)人: | 张平 | 申请(专利权)人: | 深圳市晟思智能电网有限公司 |
主分类号: | H04B3/54 | 分类号: | H04B3/54 |
代理公司: | 北京品源专利代理有限公司 11332 | 代理人: | 胡彬 |
地址: | 518034 广东省深圳市南山*** | 国省代码: | 广东;44 |
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摘要: | |||
搜索关键词: | 一种 电力线 载波通信 实时 时钟 电路 | ||
技术领域
本实用新型涉及电力线载波通信技术领域,尤其涉及一种电力线载波通信实时时钟电路。
背景技术
在电力线载波通信系统中网络信息往往都是透明传输,因此很难从配电自动化设备的网络信息中提取时间信息。而且实时时钟电路一般不能储存电能,大多由外界电源供电,一旦电力线通信设备掉电,时间信息便会丢失,不能继续维持和读取时间信息。
实用新型内容
本实用新型提出一种电力线载波通信实时时钟电路,能够通过手动设置时间,设备掉电的情况下短时间内时间信息不会丢失,使得系统具有较高的可靠性。
为达此目的,本实用新型采用以下技术方案:
一种电力线载波通信实时时钟电路,包括电阻R1、R2,二极管D1,超级电容BT1,电容C1,无源晶体振荡器Y1,时钟芯片U1,时钟芯片U1的型号为DS1342U+,电阻R1的一端与外界VCC电源端连接,电阻R1的另一端与二极管D1正极连接,二极管D1负极分别与超级电容BT1正极、电阻R2的一端连接,超级电容BT1的负极接地,电阻R2的另一端分别与时钟芯片U1的第8脚连接和电容C1的一端连接,C1的另一端接地,时钟芯片U1的第1脚与无源晶体振荡器Y1的一端连接,时钟芯片U1的第2脚与无源晶体振荡器Y1的另一端连接,时钟芯片U1的第3脚、第4脚接地,时钟芯片U1的第5脚与电力线载波主控板的主控CPU的数据信号线连接,时钟芯片U1的第6脚与电力线载波主控板的主控CPU的时钟信号线连接,时钟芯片U1的第7脚悬空。
其中,所述R1为49.9Ω,二极管D1的型号为MBRM120LT1G,超级电容BT1的型号为EECRG0V224V,电阻R2为1KΩ,电容C1为0.01uF/1.6V,无源晶体振荡器Y1的型号为9HT10-32.768KDZF-T,所述电力线载波主控板的型号为MPU-001。
有益效果:
与现有技术相比,本实用新型包括电阻R1、R2,二极管D1,超级电容BT1,电容C1,无源晶体振荡器Y1,时钟芯片U1,时钟芯片U1的型号为DS1342U+,电阻R1的一端与外界VCC电源端连接,电阻R1的另一端与二极管D1正极连接,二极管D1负极分别与超级电容BT1正极、电阻R2的一端连接,超级电容BT1的负极接地,电阻R2的另一端分别与时钟芯片U1的第8脚连接和电容C1的一端连接,C1的另一端接地,时钟芯片U1的第1脚与无源晶体振荡器Y1的一端连接,时钟芯片U1的第2脚与无源晶体振荡器Y1的另一端连接,时钟芯片U1的第3脚、第4脚接地,时钟芯片U1的第5脚与电力线载波主控板的主控CPU的数据信号线连接,时钟芯片U1的第6脚与电力线载波主控板的主控CPU的时钟信号线连接,时钟芯片U1的第7脚悬空。在电力线载波通信系统中加入实时时钟电路,可以手动设置时间,通过在实时时钟电路中加入超级电容BT1,在电力线载波通信系统工作时,VCC电源给超级电容BT1充电,同时,也为时钟芯片U1供电,在电力线载波主控板掉电之后,超级电容BT1给时钟芯片U1供电,使实时时钟电路继续工作,以供时钟芯片U1计算时间,因此,时间信息在短时间内不会丢失。
附图说明
图1是本实用新型具体实施方式提供的一种电力线载波通信实时时钟电路图。
具体实施方式
下面结合附图并通过具体实施方式来进一步说明本实用新型的技术方案。
图1是本实用新型具体实施方式提供的一种电力线载波通信实时时钟电路图。如图1所示,一种电力线载波通信实时时钟电路,包括电阻R1、R2,二极管D1,超级电容BT1,电容C1,无源晶体振荡器Y1,时钟芯片U1,时钟芯片U1的型号为DS1342U+,电阻R1的一端与外界VCC电源端连接,电阻R1的另一端与二极管D1正极连接,二极管D1负极分别与超级电容BT1正极、电阻R2的一端连接,超级电容BT1的负极接地,电阻R2的另一端分别与时钟芯片U1的第8脚连接和电容C1的一端连接,C1的另一端接地,时钟芯片U1的第1脚与无源晶体振荡器Y1的一端连接,时钟芯片U1的第2脚与无源晶体振荡器Y1的另一端连接,时钟芯片U1的第3脚、第4脚接地,时钟芯片U1的第5脚与电力线载波主控板的主控CPU的数据信号线连接,时钟芯片U1的第6脚与电力线载波主控板的主控CPU的时钟信号线连接,时钟芯片U1的第7脚悬空。
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