[实用新型]一种异步缓存器和集成电路

权利要求书

1.一种第一异步缓存器，其特征在于，该第一异步缓存器的深度为小于第二异步缓存器的深度的任意偶数个地址块，所述任意偶数个地址块的编码为第二异步缓存器中间部分地址块的编码和虚拟地址块的编码；所述第一异步缓存器还包括：

在读写数据过程中，按照读或写指针指示的地址块的编码确定第一异步缓存器的状态的状态指示器。

2.根据权利要求1所述的第一异步缓存器，其特征在于，所述第二异步缓存器中间部分地址块的编码为编号为(2^N-M)／2～～2^N-1-(2^N-M)／2的地址块对应的类格雷编码；

所述虚拟地址块的编码为虚拟的编号为2^N+(2^N-M)／2～～2*2^N-1-(2^N-M)／2的地址块对应的类格雷编码；

其中，所述M为第一异步缓存器的深度，所述N为第一异步缓存器和第二异步缓存器的寻址编码指针的宽度，所述M为小于2^N的任意偶数。

3.根据权利要求2所述的第一异步缓存器，其特征在于，所述读或写指针的指示范围为第二异步缓存器中编号为(2^N-M)／2～～2^N-1-(2^N-M)／2地址块和虚拟的2^N+(2^N-M)／2～～2*2^N-1-(2^N-M)／2地址块对应的类格雷编码。

4.根据权利要求3所述的第一异步缓存器，其特征在于，所述读或写指针为指示到2^N-1-(2^N-M)／2地址块对应的类格雷编码时，在下一次读或写后跳转指示虚拟的2^N+(2^N-M)／2地址块对应的类格雷编码的读或写指针。

5.根据权利要求4所述的第一异步缓存器，其特征在于，所述状态指示器为当读指针指示的地址块的类格雷编码与写指针指示的地址块的类格雷编码相同时，指示第一异步缓存器为空，当读指针与写指针指示的地址块的类格雷编码的前两位相反、其他位相同时，指示第一异步缓存器为满的状态指示器。

6.一种集成电路，其特征在于，该集成电路包括第一异步缓存器，该第一异步缓存器的深度为小于第二异步缓存器的深度的任意偶数个地址块，所述任意偶数个地址块的编码为第二异步缓存器中间部分地址块的编码和虚拟地址块的编码；所述第一异步缓存器还包括：

在读写数据过程中，按照读或写指针指示的地址块的编码确定第一异步缓存器的状态的状态指示器。

7.根据权利要求6所述的集成电路，其特征在于，所述第二异步缓存器中间部分地址块的编码为编号为(2^N-M)／2～～2^N-1-(2^N-M)／2的地址块对应的类格雷编码；

所述虚拟地址块的编码为虚拟的编号为2^N+(2^N-M)／2～～2*2^N-1-(2^N-M)／2的地址块对应的类格雷编码；

其中，所述M为第一异步缓存器的深度，所述N为第一异步缓存器和第二异步缓存器的寻址编码指针的宽度，所述M为小于2^N的任意偶数。

8.根据权利要求7所述的集成电路，其特征在于，所述读或写指针的指示范围为第二异步缓存器中编号为(2^N-M)／2～～2^N-1-(2^N-M)／2地址块和虚拟的2^N+(2^N-M)／2～～2*2^N-1-(2^N-M)／2地址块对应的类格雷编码。

9.根据权利要求8所述的集成电路，其特征在于，所述读或写指针为指示到2^N-1-(2^N-M)／2地址块对应的类格雷编码时，在下一次读或写后跳转指示虚拟的2^N+(2^N-M)／2地址块对应的类格雷编码的读或写指针。

10.根据权利要求9所述的集成电路，其特征在于，所述状态指示器为当读指针指示的地址块的类格雷编码与写指针指示的地址块的类格雷编码相同时，指示第一异步缓存器为空，当读指针与写指针指示的地址块的类格雷编码的前两位相反、其他位相同时，指示第一异步缓存器为满的状态指示器。