[实用新型]组网协议串口测试装置有效
| 申请号: | 201320530093.X | 申请日: | 2013-08-28 |
| 公开(公告)号: | CN203434992U | 公开(公告)日: | 2014-02-12 |
| 发明(设计)人: | 张媛;覃剑;张良胜;杨雁;宫林 | 申请(专利权)人: | 国家电网公司;国网重庆市电力公司电力科学研究院;重庆大学 |
| 主分类号: | H04B17/00 | 分类号: | H04B17/00;H04L29/06 |
| 代理公司: | 北京集佳知识产权代理有限公司 11227 | 代理人: | 王宝筠 |
| 地址: | 100031 *** | 国省代码: | 北京;11 |
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| 摘要: | |||
| 搜索关键词: | 组网 协议 串口 测试 装置 | ||
技术领域
本实用新型涉及串口测试技术领域,更具体的说是涉及一种组网协议串口测试装置。
背景技术
实物测试是网络协议开发中的重要环节,即在实物板卡或真实设备上实际运行开发的协议,用来验证网络协议设计的正确性,以保证所设计网络的正常运行。目前,无线组网协议的基带实物测试主要采用无线方式和有线方式。
无线方式是为每个待测板配置射频单元,通过无线信道实现全互连。但该方式需要设置相应的射频设备,如果在没有适用的射频设备,或射频设备本身也处于开发阶段,其性能还不稳定时,则难以进行基带实物测试。
有线方式可以采用线缆直连或交换机的方式。
采用线缆直连的方式只能实现点对点通信,而不能进行多个测试,另外采用无线方式或交换机的方式,不仅造价上升,还使得测试结构变得复杂。
实用新型内容
有鉴于此,本实用新型提出一种组网协议串口测试装置,用以解决现有实物测试中的测试装置不能进行多节点测试、造价较高且结构复杂的缺陷。
技术方案如下:
一种组网协议串口测试装置,至少两个用于接收待测协议信号的接口单元、与所述接口单元数目相同且与所述接口单元连接的电平转换电路;
还包括高速时钟、电源模块、FPGA、存放所述FPGA工作代码的配置模块;
所述电平转换电路、配置模块、高速时钟、电源模块均与所述FPGA连接;
所述电源模块还与所述电平转换电路、配置模块、高速时钟连接,所述电源模块用于给所述电平转换电路、FPGA、配置模块、高速时钟提供所需电源。
优选的,在上述的组网协议串口测试装置中,所述配置模块还包括JTAG接口,所述JTAG接口与所述FPGA的JTAG引脚连接,PC机通过所述JTAG接口对FPGA进行在线调试工作程序。
优选的,在上述的组网协议串口测试装置中,还包括用于调节所述接口单元的工作状态与所述FPGA的采样频率的功能按键;
所述功能按键的输出端与所述FPGA的IO引脚连接。
优选的,在上述的组网协议串口测试装置中,还包括用于显示所述接口单元状态的显示LED。
优选的,在上述的组网协议串口测试装置中,还包括用于控制所述电源单元启闭的电源控制开关。
上述技术方案中具有如下有益效果:
经由上述的技术方案可知,与现有技术相比,本实用新型。
本实用新型实施例提供测试装置的接口单元的数目至少为两个,因此该测试装置可以满足同时测试多个待测板协议信号交互的要求,另外,传统的实物测试时,需要设置交换机或为待测板配置射频单元,而本实用新型无需设置交换机和射频单元即可实现实物测试的功能,由于不用配备交换机和射频单元,本实用新型实施例提供测试装置的造价较低,另外,相较于配备交换机和射频单元的方式,结构也简单。
附图说明
为了更清楚地说明本实用新型实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本实用新型的实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据提供的附图获得其他的附图。
图1为本实用新型公开的组网协议串口测试装置的一种结构示意图;
图2为本实用新型公开的组网协议串口测试装置的另一结构示意图;
图3为本实用新型公开的组网协议串口测试装置的一种应用示意图。
具体实施方式
下面将结合本实用新型实施例中的附图,对本实用新型实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本实用新型一部分实施例,而不是全部的实施例。基于本实用新型中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本实用新型保护的范围。
参见图1,本实用新型公开一种组网协议串口测试装置,包括至少两个用于接收待测协议信号的接口单元110,接口单元110与待侧板连接,、与接口单元110数目相同且与接口单元110连接的电平转换电路120;还包括高速时钟130、电源模块140、FPGA(Field-Programmable Gate Array,现场可编程门阵列)150、存放FPGA工作代码的配置模块160。
电平转换电路120、配置模块160、高速时钟130、电源模块140均与FPGA150连接,FPGA根据配置模块160的工作代码,在高速时钟的周期时钟信号的上升沿时刻,将其中一个接口单元采集到的待测协议信号,经过滤波整形后输出至其他接口单元的输出引脚上。
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