[实用新型]一种优化寄存器控制信号的集成电路

说明书

技术领域

本实用新型涉及FPGA，具体涉及到FPGA硬件架构中的一种集成电路。

背景技术

在许多FPGA（Field－Programmable Gate Array，即现场可编程门阵列）的硬件架构中，通常会将一个PLB（Programmable Logic Block,即可编程逻辑模块）中的一组寄存器共享相同的控制信号（使能/复位/置位），因此在布局布线时，必须拥有相同的控制信号的寄存器才能放在同一个PLB当中，对于拥有较多独立控制信号的寄存器的大型设计而言，布局时必须将其分散到不同的PLB当中，从而使布局的结果相当松散，进而会增加布线时的复杂度，降低布线的成功率。甚至于对于独立的控制信号过多的设计而言，在布局阶段就会失败。

设计一种在逻辑综合阶段减少独立的控制信号的数量来提升布局布线成功率的集成电路，以消除该寄存器原先的使能/同步置位/同步复位信号，降低独立的控制信号的数量，是亟待解决的问题。

实用新型内容

本实用新型的目的是提供一种在逻辑综合阶段减少独立的控制信号的数量来提升布局布线成功率的集成电路，以解决在大型设计下，拥有较多独立控制信号的寄存器在布局时控制信号分散，布局结果松散，复杂性较大的问题。

为实现上述目的，本实用新型提供了一种优化寄存器控制信号的集成电路，通过添加一部分组合逻辑的方式来消除该寄存器原先的使能/同步置位/同步复位信号，从而达到降低独立的控制信号的数量的目的。

本实用新型提供了一种优化寄存器控制信号的集成电路，包括：LE，包括多个寄存器，用作逻辑运算的组合逻辑电路，将原属于多个寄存器中的一个寄存器的控制信号映射到该寄存器的输入端。

本实用新型解决了现有技术下拥有较多独立控制信号的寄存器的大型设计布局结果松散、复杂度较高的问题，使用了较少的通用器件，实现了寄存器控制信号的优化，提高了布局布线的成功率。

附图说明

图1为本实用新型中优化寄存器控制信号的工艺映射方法流程图；

图2为本实用新型实施例1中一个LE中寄存器共享使能信号示意图；

图3a-b为本实用新型实施例1中含使能信号的寄存器控制信号的优化方案示意图；

图4为本实用新型实施例2中含同步复位信号的寄存器控制信号的优化方案示意图；

图5为本实用新型实施例3中含同步置位信号寄存器控制信号的优化方案示意图；

图6为本实用新型实施例4中含使能信号和同步复位信号寄存器控制信号的优化方案示意图；

图7为本实用新型实施例5中含使能信号和同步置位信号寄存器控制信号的优化方案示意图；

图8为本实用新型实施例6中含使能信号、同步复位信号和同步置位信号寄存器控制信号的优化方案示意图。

具体实施方式

图1是本实用新型中一种优化寄存器控制信号的工艺映射方法流程图。该方法包括以下步骤：

在步骤100，对用户设计进行寄存器传输级综合，得到寄存器的门级网表。RTL（Register-transfer Level）,即寄存器传输级，RTL模型写法中的语句与实际寄存器的结构模型之间存在直接映射关系，寄存器传输级综合就是把RTL写法映射到具体的器件上，实现等价的功能；门级网表是在具体的工艺下（比如smic0.13um logic G）下具体器件（比如标准单元）来实现RTL的功能。例如，在RTL中，Y=A+C；那么在门级网表中就会变成：smic0.13um logic G下有一个标准单元OR2X2,其输入为A，C，其输出为Y。

在步骤101，对寄存器的控制信号源进行汇总，统计对应的线网扇出，当扇出小于一定的数值（比如100）时，说明寄存器中独立的控制信号的数量过多，需要对寄存器的控制信号进行优化。

需要说明的是，这个一定的数值会因不同的芯片架构而有所不同，即使在相同的芯片架构下，根据不同的布局布线算法或者不同的用户设计，其合理的取值也是不确定的，通常是针对某个特定架构的芯片根据布局布线的历史经验给出一个大致的数值作为参考。

在步骤110，把至少一个寄存器的控制信号通过组合逻辑映射到寄存器的输入端，使含不同控制信号的寄存器布局在同一LE里。

其中，所述控制信号包括使能信号、同步复位信号和同步置位信号，且该控制信号高电平有效。

在步骤111，将所述组合逻辑映射在LE的查找表LUT里。

下面结合图2对图1的具体实施步骤做进一步的说明。