[实用新型]基于FPGA的网络Smurf攻击特征瞬时防御电路

权利要求书

1.一种基于FPGA的网络Smurf攻击特征瞬时防御电路，其特征在于，所述防御电路设置在以太网接口的数据链路层和数据物理层之间；出向寄存器电路和出向逻辑电路依次连接于计数/控制器与出向FIFO缓存器之间；入向寄存器电路和入向逻辑电路依次连接于所述计数/控制器与入向FIFO缓存器之间；所述出向FIFO缓存器和所述入向FIFO缓存器通过MII接口连接于MAC电路和PHY电路之间； 

所述计数/控制器通过对网络报文的半字节计数锁存寄存器，从而控制所述出向寄存器电路和所述入向寄存器电路的输出电平；所述计数/控制器控制所述出向逻辑电路和所述入向逻辑电路的开启和关断；所述出向FIFO缓存器缓存CPU发出的数据包，所述出向逻辑电路控制所述出向FIFO缓存器将所述数据包发送到外部网络；所述入向FIFO缓存器缓存由外部网络发送到所述CPU的数据包，所述入向逻辑电路控制所述入向FIFO缓存器将所述数据包发送到所述CPU。 

2.如权利要求1所述的一种基于FPGA的网络Smurf攻击特征瞬时防御电路，其特征在于，所述计数/控制器为双路半字节计数/控制器。 

3.如权利要求1所述的一种基于FPGA的网络Smurf攻击特征瞬时防御电路，其特征在于，所述出向寄存器电路包括时钟计数器和分别与数值比较器相连的报文类型寄存器、源IP地址寄存器、IP报文类型寄存器、分段标志寄存器、ICMP报文类型寄存器、目的IP地址寄存器和备份目的IP地址寄存器；所述数值比较器的数目为6；所述目的IP地址寄存器和所述备份目的IP地址寄存器分别与一个所述数值比较器的两个输入端相连； 

所述入向寄存器电路包括分别与数值比较器相连的报文类型寄存器、IP报文类型寄存器、ICMP报文类型寄存器和ICMP报文类型Code寄存器。 

4.如权利要求1或3所述的一种基于FPGA的网络Smurf攻击特征瞬时防御电路，其特征在于，所述出向逻辑电路包括或门电路、与门阵列电路和或门输出电路； 

所述或门电路的输入端与时钟计数器和目的IP地址寄存器输出端的数值比较器相连；所述与门阵列电路的输入端与源IP地址寄存器、IP报文类型寄存器、分段标志寄存器、ICMP报文类型寄存器输出端的数值比较器和所述或门电路的输出端相连；所述或门输出电路的输入端与报文类型寄存器输出端的数值比较器和所述与门阵列电路的输出端相连；所述或门输出电路的输出端与所述出向FIFO缓存器相连。 

5.如权利要求1或3所述的一种基于FPGA的网络Smurf攻击特征瞬时防御电路，其特征在于，所述入向逻辑电路包括与门阵列电路和或门输出电路； 

所述与门阵列电路的输入端与IP报文类型寄存器、ICMP报文类型寄存器和ICMP报文类 型Code寄存器输出端的数值比较器相连；所述或门输出电路的输入端与报文类型寄存器输出端的数值比较器和所述与门阵列电路的输出端相连；所述或门输出电路的输出端与所述入向FIFO缓存器相连。