[实用新型]一种FPGA原型验证板堆叠的时钟同步装置

说明书

技术领域

本实用新型属于FPGA原型验证技术领域，特别地涉及一种FPGA原型验证板堆叠的时钟同步装置。

背景技术

现场可编程门阵列(Field Program Gate Array，FPGA)原型验证是一种在FPGA上搭建片上系统(System on Chip，SOC)和专用集成电路(ApplicationSpecific Integrated Circuit，ASIC)设计原型的方法学，可以方便的进行硬件验证和早期软件开发，此方法学也称为ASIC原型验证或SOC原型验证，可以加快ASIC等设计的开发，缩短研发周期，降低ASIC应用系统的开发成本，提高了流片的成功率。

在FPGA原型验证领域，当单板的FPGA逻辑门的容量还达不到用户的逻辑需求时，往往会采用堆叠的方法。FPGA可以通过互连IO的连接来实现信号的相互传递。设计FPGA原型验证板的堆叠方案时，时钟同步的设计显得极为重要。考虑到复杂的SOC/ASIC设计，需要多层板的FPGA协同完成，必然会要产生同步的时钟源的需求。FPGA原型验证板时钟源的同步质量的好坏，往往直接决定了可验证的SOC/ASIC设计的复杂度。

现有技术中，在FPGA原型验证领域，时钟同步的实现往往是通过共用单个晶振，或者共用单个可编程时钟，通过时钟源到各片FPGA的PCB走线一致来实现单层板内多片FPGA时钟同步。对于多层板则还需要借助于延时相等连接线来实现时钟同步。这种方法既受到单个晶振或者单个可编程时钟共用管脚的限制，也受到连接线质量的影响，同步时钟的数量难以灵活改变，而且质量也会得不到保证。

实用新型内容

为解决上述问题，本实用新型的目的在于提供一种FPGA原型验证板堆叠的时钟同步装置，用于通过高速接口堆叠和主控芯片内锁相环反馈，使得多层PFGA原型验证板输出至各从FPGA芯片的时钟实现同步。

为实现上述目的，本实用新型的技术方案为：

一种FPGA原型验证板堆叠的时钟同步装置，包括主FPGA原型验证板和至少一块从FPGA原型验证板，所述主FPGA原型验证板和从FPGA原型验证板包括时钟芯片，主控芯片，至少一个从FPGA芯片和高速接口，所述主控芯片包括本地时钟输入引脚，堆叠时钟输入引脚，选择信号输入引脚，反馈时钟输入引脚，从FPGA时钟同步时钟信号输出引脚，反馈时钟同步时钟信号输出引脚和高速接口同步时钟信号输出引脚，

其中选择信号输入引脚连接输入高低电平信号，反馈时钟同步时钟信号输出引脚输出至反馈时钟输入引脚，从FPGA时钟同步时钟信号输出引脚输入至对应的从FPGA芯片，主FPGA原型验证板上的高速接口同步时钟信号输出引脚输出至其上的高速接口，主FPGA原型验证板上的高速接口与从FPGA原型验证板上的高速接口相连，从FPGA原型验证板上的高速接口输出至从FPGA原型验证板上的堆叠时钟输入引脚。

优选地，其中主控芯片进一步包括第一数据选择器，第二数据选择器，时钟管理单元和全局时钟缓冲器，

所述第一数据选择器的两个输入端口分别通过本地时钟输入引脚输入本地晶振时钟信号，通过堆叠时钟输入引脚输入堆叠时钟输入信号，通过选择信号输入引脚连接高低电平信号；

所述第二数据选择器的两个输入端口通过反馈时钟输入引脚输入反馈时钟输入信号，通过选择信号输入引脚连接高低电平信号；

所述第一数据选择器的输出端口的输出信号输入至时钟管理单元的时钟输入端口，第二数据选择器的输出端口的输出信号输入至时钟管理单元的反馈时钟输入端口；

所述时钟管理单元的输出端口的输出信号输入至全局时钟缓冲器，再通过全局时钟缓冲器输出多路同步时钟信号，通过从FPGA时钟同步时钟信号输出引脚输出FPGA时钟同步时钟信号至从FPGA芯片，通过高速接口同步时钟信号输出引脚输出高速接口同步时钟信号，通过反馈时钟同步时钟信号输出引脚输出反馈时钟同步时钟信号至反馈时钟输入引脚，时钟管理单元的锁相环调整时钟管理单元的时钟输入端口以及反馈时钟输入端口同频同相。

优选地，所述时钟管理单元的锁相环为数字锁相环或模拟锁相环。

与现有技术相比，本实用新型具有以下技术效果：

(1)通过高速接口堆叠和主控芯片内锁相环反馈，使得多层PFGA原型验证板输出至各从FPGA芯片的时钟实现同步，增加了时钟同步的扩展能力；