[发明专利]DSP工程的高效运行方法及系统

说明书

技术领域

本发明涉及DSP工程技术领域，特别涉及一种DSP工程的高效运行方法及系统。

背景技术

DSP芯片，也称数字信号处理器，是一种特别适合于进行数字信号处理运算的微处理器，其主要应用是实时快速地实现各种数字信号处理算法。根据数字信号处理的要求，DSP芯片一般具有如下一些主要特征：在一个指令周期内可完成一次乘法和一次加法；程序和数据空间分开，可以同时访问指令和数据；具有低开销或无开销的循环和跳转硬件支持；具有在单周期内操作的多个硬件地址产生器；可以并行执行多个操作；支持流水线操作，使取指、译码和执行等操作可以并行执行。

现有的DSP开发步骤，通常都是先制作PCB开发板，然后利用开发板的联合测试行动小组(Joint Test Action Group，JTAG)接口，用仿真器下载编译好的工程进行实时的调试与运行。再修改软件，再调试，直到达到预期要求为止。通常计算机与DSP开发板的连接方式如图1所示，主流的有JTAG接口方式、外围组件互连（Peripheral Component Interconnect，PCI）接口方式，二者选一即可。使用JTAG接口的缺点有：1、连接JTAG接口需要仿真器，仿真器价格较为昂贵，且极容易损坏，维修繁琐。2、用JTAG仿真器下载代码，需要预先安装专业的软件，需要有一定的DSP开发基础。3、要加载多个工程时，容易误操作。

为避免JTAG接口的缺点，故而有时会使用通用的PCI接口，作为计算机（PC）与DSP开发板连通的方法。此方法的优点：1、不需要使用仿真器，节省费用，方便快捷。2、全部操作后台运行，客户不可见，不需要客户有DSP开发基础。3、提供方便的用户接口（UI），让用户可以直观方便的选择加载某一项工程。但是使用此方法也有弊端：1、如果工程过大，DSP芯片内部存储空间不够，不能完全加载整个工程；2、如果把工程加载在DSP的片外存储器（即SDRAM）中，DSP芯片不能高速实时运行程序，导致DSP芯片对工程的处理效率非常低。

发明内容

（一）要解决的技术问题

本发明要解决的技术问题是：如何在保证DSP芯片存储空间的情况下，提高DSP芯片对工程的处理效率。

（二）技术方案

为解决上述技术问题，本发明提供了一种DSP工程的高效运行方法，所述方法包括以下步骤：

S1：将待运行的工程中的数据段拆分成两部分，一部分作为片内工程，另一部分数据段和所述待运行的工程中的程序段作为片外工程；

S2：将所述片内工程加载至DSP开发板的普通SRAM中，将所述片外工程加载至所述DSP开发板的SDRAM中；

S3：在普通SRAM中划分预设长度的存储空间作为2级缓存；

S4：所述DSP开发板的DSP核与加载有所述片内工程的普通SRAM之间通过所述DSP开发板的1级数据缓存进行数据读取及数据写入，所述DSP核与所述SDRAM之间通过所述2级缓存和1级数据缓存实现数据读取及数据写入，所述DSP核与所述SDRAM之间通过所述2级缓存和所述DSP开发板的1级程序缓存实现程序读取。

其中，步骤S1中，根据数据类型及读取写入次数将所述待运行的工程中的数据段拆分成两部分。

其中，步骤S2包括：

S201：将所述片内工程通过PCI接口加载至所述DSP开发板的普通SRAM中；

S202：将所述DSP开发板的DSP核暂停运行，并开启所述DSP开发板的外部存储器接口；

S203：将所述片外工程通过所述PCI接口和外部存储器接口加载至所述DSP开发板的SDRAM中；

S204：将所述DSP开发板的DSP核重新开始运行。

其中，步骤S4中，所述DSP核与所述SDRAM之间通过所述2级缓存和1级数据缓存实现数据读取包括：

先在所述2级缓存中查找待读取数据，若所述2级缓存中没有所述待读取数据，则从所述SDRAM中查找所述待读取数据，由所述SDRAM将所述待读取数据依次通过所述2级缓存和1级数据缓存传输至所述DSP核；若所述2级缓存中有所述待读取数据，则先失效所述2级缓存中的所述待读取数据，再将所述SDRAM中的所述待读写数据传输至所述2级缓存中，覆盖原来所述待读取数据的旧数据，最后将所述2级缓存中的新的所述待读取数据通过所述1级数据缓存传输至所述DSP核。

其中，步骤S4中，所述DSP核与所述SDRAM之间通过所述2级缓存和1级数据缓存实现数据写入包括：