[发明专利]使用Perl语言对电路verilog网表描述进行可测性设计的系统及方法

说明书

技术领域

本发明涉及一种数字电路的可测性设计自动化的系统和方法，尤其是使用Perl语言对Verilog语言网表描述的电路进行自动化可测性设计的框架和方法，涉及集成电路可测性设计技术领域。

背景技术

在集成电路被广泛使用的今天，保证集成电路的可靠性成为一个重要的课题，而有效的方法就是对集成电路进行测试，为了对集成电路进行充分的测试，对其进行可测性设计是必须的一个过程。

集成电路中很大一部分是数字集成电路，其可以看出是由组合电路部分和时序电路部分构成。在可测性设计过程中，就是对去时序部分进行可测性修改，需要涉及到的主要过程有两个，一个是对电路中的触发器进行改造，使其成为具有可测性的触发器，接着对具有可测性的触发器进行连接，使其成为测试扫描链。在完成这两个工作以后就可以对电路的外围加一个测试壳，可以控制对电路施加激励，以便于在测试状态下对电路进行测试。这样的可测性设计可以保证在电路原有功能不变的情况下，对电路的可测性进行改善，使电路可以得到充分的测试，保证电路的正确性和可靠性。

可测性设计是一个工作量很大的工作，特别是对大规模的集成电路来说，有时工作量是相当巨大的。因此需要一个可以辅助可测性设计人员完成可测性设计的自动化可测性设计的软件。

发明内容

本发明的目的是提供一种使用Perl语言对电路Verilog网表描述进行可测性设计的系统及方法，以辅助可测性设计人员完成可测性设计的自动化可测性设计，为可测性设计人员提供便捷的实现过程，提高电路可测性设计的效率和正确性，增加电路的可测性和可靠性，同时降低电路的测试成本。

本发明为解决上述技术问题采取的技术方案是：

一种使用Perl语言对电路Verilog网表描述进行可测性设计的系统，所述系统包括：

Verilog网表解析模块：用于完成对待进行可测性设计的电路网表的解析过程，获得电路的结构信息、触发器信息、端口信息，并将电路的结构信息输出给电路层次展开模块、电路的触发器信息输出给触发器替换模块和扫描链连接模块、电路的端口信息输出给测试封装模块；

电路层次展开模块：用于读取的电路的结构信息并根据该信息将层次化的电路结构展开成由最底层单元直接构成的电路结构以Verilog的形式输出；还用于将电路中使用的触发器的详细情况送给触发器替换模块，完成对使用自顶向下方式设计的电路的展开过程，使电路网表以底层元件的方式直接描述；

触发器替换模块：用于读取的电路的触发器信息并根据该信息将电路层次展开模块输出的网表文件中的所有触发器替换成可测性的触发器，并以Verilog语言格式输出替换后的电路描述文件；还用于将电路的触发器信息传递给扫描链连接模块；从而完成不可测触发器的替换过程，使其成为具有可测性的触发器；

扫描链连接模块：用于读取的电路的触发器信息并根据该信息将触发器替换模块输出电路中的可测性触发器按要求连接成内部扫描链，同时将连接后的电路以Verilog语言形式输出，并将内部扫描链连接信息输出给测试封装模块；完成扫描链的连接；

测试封装模块：用于读取的电路的端口信息并根据该信息以及内部扫描链连接模块输出的扫描链连接信息，添加边界扫描单元，并按照用户要求将边界扫描单元与内部扫描链连接，构成测试扫描链，同时为电路加上IEEE1500标准的测试Wrapper，完成对最后的测试封装。

一种使用Perl语言对电路verilog网表描述进行可测性设计的方法，所述方法包括：

步骤一、将待可测性设计的电路网表交给Verilog网表解析模块，使用Perl语言分析电路的层次结构，包括详细的电路模块的调用关系；解析Verilog网表，获得电路中使用的触发器信息，包括种类、数量和位置；获得电路的端口信息；

步骤二、将待可测性设计的网表交给电路层次展开模块，使用Perl语言根据Verilog网表解析模块输出的电路层次信息，将电路展开成由最底层元件直接构成的电路，同时电路的功能不变只在表现形式上有变化；

步骤三、将展开后的网表交给触发器替换模块，使用Perl语言根据Verilog网表解析模块输出的触发器信息对所有触发器进行可测性修改，默认使用多路选择器结构的可测性触发器，同时为用户提供自选结构；