[发明专利]浮点数加/减运算执行控制器

说明书

技术领域

本发明涉及一种浮点数加/减运算执行控制器，尤其涉及一种基于采用FPGA并行操作电路硬连接的浮点数加/减运算控制电路及其时序控制方法。

背景技术

随着现代科学技术对数据运算精度要求的不断提高和数值运算范围的不断扩大，使得浮点运算的应用越来越多，越来越重要。浮点数加/减运算是现代科学计算处理中的一个非常频繁并且非常重要的操作，在现代科学计算处理应用中，浮点数加/减运算量占到全部浮点操作的 55% 以上。在微处理器的指令系统中，浮点数加/减法指令实现2个32位符合IEEE754标准的浮点数加/减运算，其浮点数加/减运算器的设计通常采用流水线执行的方式，将运算过程分为若干模块，在微处理器控制部件发出的时序脉冲的控制下，多条浮点数加/减运算指令按照模块顺序执行，流水线中的每条指令运算结束都需要将运算结果写回。但对于所执行的浮点数加/减法指令需要应用上一条运算指令的运算结果作为操作数的指令，则浮点数加/减运算的流水线操作失去作用，影响了浮点数加/减运算指令执行的速度。而通常很多运算都需要应用上次的运算结果作为本次运算的操作数，例如加/减混合运算，如果有多个连续的加/减运算，比如7个操作数，需要6条浮点数加/减运算指令予以实现，执行这6条指令需要将运算结果写回6次，向浮点数加/减运算器传输操作数12次，需要按照数据传输的时序要求变换传输操作数的地址和写回运算结果的地址，运算结果作为操作数传送给浮点数加/减运算的一个输入端和运算结果写回的过程是分时处理的，不利于进一步提高算术运算类指令执行的速度。

发明内容

本发明的目的在于提供一种能够自主完成浮点数加/减运算功能的浮点数加/减运算执行控制器；该浮点数加/减运算执行控制器应用FPGA设计硬连接控制电路，操作数是32位符合IEEE754标准的浮点数，能够执行2个操作数都来自系统数据总线的运算，也能够执行1个操作数是上次运算结果的运算，避免每条指令运算结束都需要将运算结果写回的过程，其操作数的选择配置在执行控制器内部时序的控制下自主完成，并且在浮点数加/减法运算的过程中，系统能够从浮点加/减运算执行控制器读出上次运算的结果，以克服已有技术的不足之处。

解决上述技术问题的技术方案是：一种浮点数加/减运算执行控制器，涉及一种基于采用FPGA电路硬连接并行处理的浮点数加/减运算控制电路及其时序控制方法，包括浮点操作数配置控制模块、浮点数加/减运算器、脉冲分配器和结果输出控制模块；

所述浮点操作数配置控制模块与浮点数加/减运算器、脉冲分配器、结果输出控制模块连接；

所述浮点数加/减运算器还与结果输出控制模块连接；

所述脉冲分配器还与结果输出控制模块连接；

所述浮点操作数配置控制模块按照操作数类型配置浮点数加/减运算器的操作数1是来自于上次的运算结果，还是来自于系统数据总线DB的浮点操作数，在脉冲分配器输出的时序脉冲控制下，完成浮点数加/减运算器输入的操作数1的选择，及操作数1和操作数2的配置和锁存；

所述浮点数加/减运算器对浮点操作数配置控制模块输出的操作数1和操作数2进行运算，并按照系统操作方式信号OP给定的状态，确定是进行加法还是减法运算；

所述脉冲分配器在满足启动工作的条件下，按照操作数的类型，发出满足操作数1和操作数2配置的时序脉冲，以及浮点数加/减运算器运算结果的锁存信号；所述脉冲分配器在满足循环启动的条件下，自动启动脉冲分配器的工作；

所述结果输出控制模块在脉冲分配器输出的结果锁存信号的作用下，将运算结果予以锁存，并判断计算结果是否异常，如果出现异常，发出IRQ信号；当使能信号CS为“0”时，在系统RD信号的作用下，系统读出运算结果。

其进一步技术方案是：所述浮点操作数配置控制模块包括选通器、运算结果寄存器、操作数寄存器、非门Ⅰ、或门Ⅰ、或门Ⅱ和与门Ⅰ；

所述选通器的一个输入端与系统数据总线DB连接，另一个输入端与浮点数加/减运算器的运算结果输出端连接，数据输出端与运算结果寄存器的输入端连接，选通控制输入端与系统的操作数类型输入线连接；当选通控制输入端为“0”时，选通器选通输出的是结果输出控制模块输出的运算结果；当选通控制输入端为“1”时，选通器选通输出的是系统数据总线DB输入的数据；

所述运算结果寄存器的锁存脉冲输入端与脉冲分配器连接，操作数1输出端与浮点数加/减运算器的操作数1输入端连接；