[发明专利]基于驱动窗口的集成电路时钟网格驱动优化方法

说明书

技术领域

本发明涉及微电子技术的集成电路（Integrated Circuit，以下简称IC）设计自动化领域，具体涉及一种基于驱动窗口的集成电路时钟网格驱动优化方法。

背景技术

在半定制集成电路的物理设计中，器件基本是从工艺厂商提供的单元库里选择的，因此单元的时序和物理指标需要特别考虑以满足各种设计要求。器件的时序主要指器件延时和输出信号跳变时间，器件的物理指标主要关心单元面积大小。

器件延时表示信号通过一个逻辑门时所经历的时间，一般定义输入信号电压变化的50%到输出信号电压变化50%所需要的时间为门延时的大小（t_pLH，t_pHL）。如图1所示的器件中，t_pLH、t_pHL即为该器件的器件延时。信号斜率反映了单个信号翻转速度的快慢，可以通过信号的上升时间t_r、下降时间t_f来表示。如图2所示，上升时间t_r通常可以定义为电压值的10%上升到90%所需的时间，相应的下降时间tf是指从电压值的90%下降到10%所需的时间。

半定制IC设计中的器件延时及其输出信号跳变时间都是通过查找工艺厂商提供的时序库文件获得的。而时序库中的数据是根据物理数据库中实际版图的RC参数，结合晶体管级的理论参数模型，经过集成电路仿真程序（SPICE）仿真，并考虑到不同输入信号的跳变时间和输出端的负载变量而建立的数据表。只要给定输入信号的跳变时间（T_rin）和输出端的负载电容（C_load），就能够通过查表得到单元延时（D_delay）及其输出信号跳变时间（T_rout）。实际时序库中的数据通常只是7x7或8x8的表，因而也就只有49或64组直接可用的值，当输入跳变时间或负载电容值不在表中时，可以通过双线性插值得到单元延时及输出跳变时间。如图3所示（为了简化说明，图3只画出了5x5的表格），单元器件的输入信号跳变时间（T_rin）和输出端负载电容（C_load）分别是0.03和0.04，其在5x5表格中分别处于T_rin和C_load的区间0.0214～0.0432和0.023～0.054内，因此通过插值算法得到单元的延迟D_delay和输出信号跳变时间T_rout分别是0.03688和0.03038。

评判所用驱动单元的合适与否，主要看这三个指标——驱动单元的器件延时（D_delay）、信号的输出跳变时间（T_rout）以及单元的面积（D_area），前两者间接地表示了该驱动单元的驱动能力是否能够满足具体需要，而面积则代表了它在该驱动能力下必须付出的尺寸代价。在如今的大规模芯片设计中，常常出现由于驱动单元拥塞造成布线拥塞、时序难以收敛、局部电压降过大、局部功耗密度过高等一系列负面影响，除了布局不佳之外，驱动单元的单元类型的选择欠妥也是重要的原因。由此可知，在实际设计中，并不是选用驱动能力越强的驱动单元越好，往往也要考虑到驱动单元的单元面积占用。由于时钟网络一般需要使用大量的驱动单元，对于驱动单元的类型选择就显得尤为重要。因此，如何实现集成电路时钟网格驱动优化方法，已经成为集成电路发展过程中亟待解决的关键技术问题。

发明内容

本发明要解决的技术问题是提供一种能够在保证网格得到合理驱动的情况下不造成驱动过剩、节省芯片面积占用、可扩展性强、可与其它网格优化策略结合的基于驱动窗口的集成电路时钟网格驱动优化方法。

为了解决上述技术问题，本发明采用的技术方案为：

一种基于驱动窗口的集成电路时钟网格驱动优化方法，其实施步骤如下：

1）基于低通滤波特性将集成电路的时钟网格根据每个驱动器的影响范围分隔为多个驱动窗口，取出一个驱动窗口作为当前驱动窗口，跳转执行下一步；

2）根据式（1）估算当前驱动窗口的负载电容大小；

C_win=C_{trunk_win}+C_{stubs_win}+C_{sinks_win}    （1）