[发明专利]一种基于FGPA的高性能查找表电路

说明书

技术领域

本发明属于FPGA电路技术领域，具体涉及一种高性能的查找表电路。 

技术背景

作为被广泛应用于集成电路设计和验证的FPGA，由于其强大的可编程特性以及不断加入Block RAM、DSP、高速IO以及PLL等IP核而逐渐强大的备选功能系统，使得其在今后的集成电路设计领域占有举足轻重的地位。但是随着工艺尺寸的不断减小，数字集成电路的规模越来越大，功能集成度的要求和芯片性能的要求也越来越高。为了能对功能更全面、性能要求更高的设计进行验证，FPGA经过几十年的发展，结构已经发生了较大的变化，规模也增加了几个数量级，应用范围也越来越广，FPGA的设计在追求更完善的存储、运算、通信功能的同时，对性能的不断提升确是又一个不容忽视的挑战。

FPGA是一种能根据位流信息来配置内部编程点实现任意输入函数发生并将其构成各种组合或者时序逻辑电路的阵列，而能实现各种函数发生功能的单元，可编程逻辑块，正是这个现场可编程门阵列的核心和重要组成部分。典型的可编程逻辑块（以下简称CLB）主要是由三部分组成：查找表电路、触发器电路和其他组合逻辑电路。触发器电路是为实现时序逻辑提供的时序单元，而其他组合逻辑则是配合查找表电路实现一些输入较少的组合逻辑，比如，2输入与逻辑、2输入异或逻辑。而实现任意输入的函数发生功能的单元则是查找表电路。所以，对查找表电路的优化，在速度、功耗、面积等方面各项性能的提升对实现高速低功耗的FPGA有着重要意义。

查找表电路通常由4到6个用户输入、相应的译码电路和SRAM存储点构成，可以实现任意的4到6输入1输出的组合逻辑或ROM功能；在FPGA过去的发展中，查找表的结构有几种，图1为一个三输入的查找表结构，是一种由NMOS传输管做成的八选一的译码器，传输管的数量是以二进制树的拓扑结构展开的。随着查找表输入端数目的增加，其电路规模将按2^k规律急剧增加，因此高输入查找表电路并不具备实用价值。图2为基于CMOS传输管的查找表结构，可以避免使用NMOS单管传输造成的阈值损失问题，但通常Q端要驱动很大的负载（可编程互连线），所以最后一级的反相器通常做得很大，加上多级级联的CMOS传输门，使SRAM输出的反相器的负载很大，这样会极大的增加电路的延时。

发明内容

本发明的目的在于提供一种能够降低查找表电路级数、减小关键路径延时、降低漏电电流，从而解决上升下降时间不对称等问题的基于FPGA的查找表电路。

本发明提供的基于FPGA的查找表电路（即FPGA中可编程逻辑块（Configuration Logic Block,简称CLB）中的查找表电路），通过改进查找表电路的结构、采用低阈值管构成的CMOS传输管，并且优化MOS管尺寸，来降低查找表电路级数，减小关键路径延时，降低漏电电流，解决上升下降时间不对称等问题，使得FPGA中查找表电路能够支持更加高性能的数字电路设计和验证。 

本发明设计的查找表电路，采用逻辑门单元和CMOS传输管混合设计。以4输入查找表为例，由一级反相器、一级缓冲器、两级CMOS低阈值传输管以及一个与非门组成。如图3所示，由两个反相器构成的缓冲器I16设置于查找表输出端Q前，一级反相器I0~I15，设置于查找表的数据存储单元SRAM的反相输出                                                ～后；两级CMOS低阈值传输管C0~C15和C16~C19分别设置于一级反相器I0~I15后和缓冲器I16前。一级与非门输出设置于CMOS低阈值传输管的控制端。