[发明专利]多个块一致性操作的并行处理

说明书

技术领域

本发明的技术领域为用于数字数据处理器的高速缓冲存储器。

背景技术

在层次型高速缓存系统中，可能需要块无效操作以使高速缓存在存储器系统中的行块无效。在块一致性操作中，用户编程基址以及需要从高速缓冲存储器移除的字的数目。高速缓存控制器接着迭代通过整个高速缓冲存储器，且如果控制器发现在既定地址范围内的地址，那么所述控制器将把那个特定集合及方式标记为无效。通常需要块无效操作来保持多处理器系统内的数据一致性。

图6中图解说明一实例。在多核心环境中，CPU1 601正更新在地址范围A内的数据。在CPU1完成后，另一CPU可开始进程603且更新相同地址范围内的数据。如果在此时间期间CPU1需要存取此地址范围内的数据，那么其将需要从另一CPU获得数据的经更新副本，然而，所需数据中的一些数据仍可高速缓存在CPU1中–因此CPU1将获得旧数据，除非将在相同地址范围A内对CPU1的高速缓冲存储器执行块无效602操作。接着，此将确保CPU1请求将导致高速缓存未命中，且将从主存储器供应正确数据。

发明内容

本发明中所描述的方法通过在块无效操作在进行中时对每一尝试的CPU存取进行范围检查来消除图6中所展示的块无效操作中固有的延迟。如果CPU存取导致高速缓存命中，但高速缓存地址属于所述块无效操作范围内，那么将把所述存取视为高速缓存未命中，从而确保将从主存储器存取正确数据而无需等待直到块无效操作完成。

如果请求多个重叠块无效操作，那么还可并行地执行所述操作以便消除串行执行中固有的等待时间。还可将同时块无效(BI)、块回写(BW)及块回写与无效(BWI)请求合并到并行执行流中。

附图说明

图式中图解说明本发明的这些及其它方面，其中：

图1图解说明本发明可适用的典型数字信号处理器的组织(现有技术)；

图2图解说明适合于在图1中使用的极长指令字数字信号处理器核心的细节(现有技术)；

图3图解说明图2中所图解说明的极长指令字数字信号处理器核心的管线级(现有技术)；

图4图解说明图2中所图解说明的极长指令字数字信号处理器核心的指令语法(现有技术)；

图5图解说明一组典型现有技术高速缓存行的细节(现有技术)；

图6图解说明以串行方式进行的块一致性操作；

图7图解说明以并行方式进行的块一致性操作；

图8图解说明进行中的高速缓存无效操作。

具体实施方式

图1图解说明本发明可适用的典型数字信号处理器系统100的组织(现有技术)。数字信号处理器系统100包含中央处理单元核心110。中央处理单元核心110包含数字信号处理器系统100的数字处理部分。中央处理单元核心110可如此项技术中已知的那样构造且通常将包含寄存器堆、整数算术逻辑单元、整数乘法器及程序流控制单元。下文结合图2到4描述适当中央处理单元核心的实例。

数字信号处理器系统100包含若干个高速缓冲存储器。图1图解说明一对第一层级高速缓冲存储器。层级1指令高速缓冲存储器(L1I)121存储由中央处理单元核心110使用的指令。中央处理单元核心110首先尝试从层级1指令高速缓冲存储器121存取任何指令。层级1数据高速缓冲存储器(L1D)123存储由中央处理单元核心110使用的数据。中央处理单元核心110首先尝试从层级1数据高速缓冲存储器123存取任何所需数据。两个层级1高速缓冲存储器由层级2统一高速缓冲存储器(L2)130支持。在对层级1指令高速缓冲存储器121或对层级1数据高速缓冲存储器123的高速缓存未命中的情况中，可从层级2统一高速缓冲存储器130寻找所请求的指令或数据。如果所请求的指令或数据存储于层级2统一高速缓冲存储器130中，那么将其供应到发请求的层级1高速缓冲存储器用于供应到中央处理单元核心110。如此项技术中已知，可同时将所请求的指令或数据供应到发请求的高速缓冲存储器及中央处理单元核心110两者以加快使用速度。

层级2统一高速缓冲存储器130进一步耦合到更高级存储器系统。数字信号处理器系统100可为多处理器系统的一部分。多处理器系统的其它处理器经由传送请求总线141及数据传送总线143耦合到层级2统一高速缓冲存储器130。直接存储器存取单元150提供数字信号处理器系统100到外部存储器161及外部外围设备169的连接。