[发明专利]用于简化寄存器中对单指令多数据编程的处理器体系结构和方法

说明书

本申请为于2012年10月23日提交的序列号为61/717,534的美国临时专利申请的正式申请，其以全文引用方式并入本文。

技术领域

本公开一般涉及进行并行处理的处理器，如向量处理器，且尤其是涉及在寄存器中进行并行处理的处理器。

背景技术

通常，由处理器实施并行处理以优化处理应用，例如由数字信号处理器所实施以优化数字信号处理应用。处理器可用作单指令多数据（SIMD）或数据并行处理器以实现并行处理。在SIMD操作中，将单指令发送给处理器的大量处理元件，其中每个处理元件可对不同数据进行同样的操作。对不断提高的吞吐量和增强的性能的增长的需求已导致实施寄存器中的SIMD（SWAR），其中处理元件可在其相关的寄存器中在多组数据上进行操作。虽然SWAR在处理器硬件中相对便宜的进行实施，但是SWAR仍从编程的角度提出挑战。例如，SWAR编程通常必须是不作为ANSI C标准（美国国家标准学会（ANSI）发布的用于C编程语言的标准）一部分的高级语言（如C/C++）编写的内在函数、内联汇编和/或专门的向量数据类型（如float2、int4、short4等）。因为这种编程选项（专门的向量数据类型、内在函数和/或内联汇编）是处理器特定的，所以SWAR编程会在遗留代码的移植中产生困难。进一步地，由于SWAR编程在向量处理器上增加了额外级别的并行处理，因此常规的处理器会为了确保处理器识别两个级别的并行操作（双向并行性）而给程序员增加负担：一个级别的并行处理位于处理元件（利用SWAR）中而另一级别的并行处理则跨越处理器向量单元的处理元件。相应地，尽管现有的用于进行并行处理的处理器体系结构以及相关的方法一般已足以实现其预期目的，但是他们在所有方面尚不能完全令人满意。

附图说明

通过下面的详细描述并结合附图进行阅读时，可以最好地理解本公开。要强调的是，按照行业内的标准做法，没有按比例绘制各种特征，且各种特征仅用于说明目的。事实上，为了使讨论更清楚，可以任意增加或减少各种特征的尺寸。

图1为根据本公开的各方面的实例数字信号处理器的示意性方块图。

图2示意性地示出根据本公开的各方面的与分成不同数据量的处理元件（如图1的数字信号处理器的处理元件）相关联的实例寄存器组。

图3、图4和图5示意性地示出根据本公开的各方面的被设置成在每个处理通道的基础上实现不同屏蔽方案的一组屏蔽寄存器，如与图1的数字信号处理器相关联的一组屏蔽寄存器。

图6为根据公开的各方面的用于可通过数字信号处理器（如图1的数字信号处理器）进行的各个处理通道的屏蔽操作的实例方法的流程图。

图7示意性地示出根据本公开的各方面的使用图6的方法在循环的不同迭代期间对屏蔽寄存器所进行的实例设置。

具体实施方式

本公开提供了在任何合适的计算环境中实施的各种处理器实施方案。一个示例性实施方案提供了一种处理器，其包括具有计算单元和寄存器堆的处理元件，其中寄存器堆包括可被分为用于并行处理的通道的寄存器；以及与处理元件相关联的屏蔽寄存器（也被称为屏蔽/谓词寄存器），其中屏蔽寄存器包括数量等于寄存器的可分通道的最大数量的位，从而使通道具有相应的位。在各实施中，处理元件可操作用于基于循环指令将位设置成第一状态和第二状态中的一个，其中处理元件可操作用于启用具有第一状态的相应位的通道以执行指令以及禁用具有第二状态的相应位的通道执行该指令。在各实施中，处理元件可操作用于基于比较指令将位设置成第一状态和第二状态中的一个，其中处理元件可操作用于在具有第一状态的相应位的通道中进行由指令限定的操作以及在具有第二状态的相应位的通道中不进行由指令限定的操作。

另一示例性实施方案提供了一种处理器，其包括具有计算单元和寄存器堆的处理元件，其中寄存器堆包括可被分为用于并行处理的通道的寄存器。屏蔽寄存器可与处理元件相关联，其中屏蔽寄存器包括数量等于寄存器的可分通道的最大数量的屏蔽位，从而使通道具有相应的屏蔽位。谓词寄存器也可与处理元件相关联，其中谓词寄存器包括数量等于可分通道的最大数量的谓词位，从而使通道具有相应的谓词位。计算单元可包括算术逻辑单元、乘法器-累加器和移位器。