[发明专利]半导体器件

说明书

一种半导体器件，包括：第一处理器；第二处理器；第一延迟电路，将向第一处理器中输入的信号延迟预定义数目的周期并且向第二处理器中输入该信号；第一压缩电路，将来自第一处理器的n位宽度的信号压缩成m位宽度的信号（其中m<n）并且输出m位宽度的信号；第二压缩电路，将来自第二处理器的n位宽度压缩成m位宽度的信号并且输m位宽度的信号；第二延迟电路，将来自第一压缩器的信号延迟预定义数目的周期并且输出经延迟的信号；以及一致性比较电路，按位比较来自第二延迟电路和来自第二压缩电路的信号的对应位以校验对应位是否相互一致。

相关申请的交叉引用

包括说明书、说明书附图和说明书摘要的、于2012年10月18日提交的第2012-230383号日本专利申请的公开内容通过完全引用而并入于此。

技术领域

本发明涉及一种半导体器件，并且更具体地，涉及一种包括处理器(CPU核心)的半导体器件。

背景技术

要求在半导体器件运行之时快速和准确检测半导体器件的错误(故障)以便提高半导体器件的功能安全等。这里，功能安全意味着安全功能的正确操作所实现的安全。例如存在由ISO(国际标准化组织)规定的ISO26262作为用于车内电子设备等的功能安全标准。作为用于具体化故障保护功能或容错功能的手段，使用锁步(lockstep)系统，在该故障保护功能中控制器件，使得即使器件的故障由于器件的误动作等而出现，仍然保证器件的操作安全，在容错该功能中，即使误动作在零件等中出现，系统仍然可以继续运行而未停止。在双核心锁步系统中，相同配置的两个处理器(CPU(中央处理单元)核心)执行相同处理，如果有错误则通过检测在两个传感器获得的处理结果之间的差值来检测错误。

例如可以引用日本待审专利申请公开NO.Hei10(1998)-116258，该专利申请公开一种锁步容错计算机系统。在日本待审专利申请公开NO.Hei 10(1998)-116258中，子系统中的每个子系统包括：用于数据压缩的并行输入签名生成单元，该单元使内部模块的操作能够实际相互比较；以及逻辑分析单元，该单元用于记忆锁步子系统的内部模块的输出。配置在这一专利申请公开中公开的锁步容错计算机系统，使得在不同步事件出现之后，锁步容错计算机系统自动搜索逻辑分析单元的踪迹(trace)；对在它的活跃条件中的第一差值的位置进行定位；确定已经给出缺陷输出的内部模块并且指示内部模块出错。

作为其中压缩并且相互比较处理器的输出信号的相关技术之一，例如在日本待审专利申请公开NO.2011-113545中公开包括并行执行相同过程的第一处理单元和第二处理单元的比较/冗余型信息处理设备，并且配置该比较/冗余型信息处理设备如下。比较/冗余型信息处理设备的第一和第二处理单元中的每个处理单元包括诊断单元，该诊断单元比较和判断两个处理单元进行的执行所获得的数据是否相互一致。诊断单元包括：摘要信息转换单元，该单元对处理器计算的计算数据执行哈希运算并且压缩哈希的数据以形成摘要信息；摘要信息存储器单元，该单元记忆摘要信息；以及比较单元，该单元比较由摘要信息存储器单元记忆的摘要数据与由比较单元不属于的诊断单元处理的摘要信息，并且判断两条摘要信息是否相互一致。第一和第二处理单元中的每个处理单元对通过压缩计算数据而获得的两条摘要信息进行相互比较、判断两条摘要信息是否相互一致并且向系统选择单元发送判断信号。