[发明专利]传输信息的方法和装置

说明书

技术领域

本发明涉及卷织交织技术，尤其涉及一种传输信息的方法和装置。

背景技术

为了对付信道中的突发噪声的干扰，以及应对移动接收时信道中衰落，并配合信道编码，在传输信息时会经常用到卷积交织（Convolutional Interleaver）处理。

卷积交织本身的思路，就是卷织交织器通过把一组I个字符，在发送时间上打散，如果噪声是脉冲的话，通过向前纠正码，可以增加成功纠正的机会。发送时间的时延具体为从字符进入局端交织器到交织器输出的时间，公式的定义为：发送时间的时延=n×(D-1)，而n从0到I-1取值，D为交织深度，D和I互质。

如图1所示，卷积交织处理所采用的时延组件都是组在一片内存之中，整数时延组件即图1所示出的所有FIFO（First Input First Output，先入先出队列），队列标识为L1-L6。FIFO采用一组I个“写地址”指针，在每次对卷积交织器输入一组I个字符时，就会对每个写指针加1。如果某一个写指针加1之后相等于其所对应的FIFO的长度，写指针就会被重设到0。发送时间的时延Δ=n×(D-1)，时延组件会被分成两部分，分别是整数时延和分数时延。整数时延的公式为而分数时延的公式为(n(D-1))%1(%表示取模)，其中符号代表向下取整，由此可见，整数时延会以FIFO方式实现，而分数时延是用分数时延公式计算的值作为写地址，写进一整片内存，在集全I个字符之后，以自然顺序输出。

其中，设定D_mod_I＝(D-1)%1，对于迭代算法，上述整数时延integer_delay’和分数时延fractional_delay’可以分别采用如下迭代公式进行表示：

当(n(D-1))％I+(D-1)%I=fractional_delay+D_mod_I＜I时，则integer_delay′＝integer_delay+D_div_I，fractional_delay′＝fractiona_delay+D_mod_I-I，否则integer_delay′＝integer_delay+D_dic_I+1fractional_delay′＝fractiona_delay+D_mod_I。其中，表示integer_delay表示integer_delay’前一个整数时延，fractional_delay表示fractional_delay’前一个分数时延。即，迭代算法的下一个时延值需要根据上一个时延值算出来。在采用卷积交织的信息传输方法中，传输信息的速率会受到核心时钟频率的限制。具体地，传输信息的最大速率为（核心时钟频率×8bits/总读写操作次数）Mbps，其中该总读写操作次数为上/下行读写操作的总次数。但是由于成本关系，核心时钟频率不可能太高，这样就造成信息传输的速率受到限制，不能满足用户的需求。

发明内容

本发明提供一种传输信息的方法和装置，以解决现有技术中信息传输的速率受到限制的问题。

本发明第一方面提供一种传输信息的方法，包括：

接收N个字符，其中N为大于或等于2的整数；

将N个字符中的n个相邻字符同时输入到n个先进先出队列FIFO中进行卷积交织处理，n为大于或等于2的整数，各所述n个FIFO的长度不同。

在第一种可能的实现方式中，根据第一方面，在所述接收N个字符之前，还包括：

获取为所述卷积交织器分配的M个FIFO，其中M为大于或等于2的整数且M大于或等于n；

按照所述FIFO的长度为各所述FIFO分配队列标识；

根据预设规则和所述队列标识，将所述M个FIFO分配到n个整数时延内存中。

在第二种可能的实现方式中，根据第一种可能的实现方式中，所述根据预设规则和所述队列标识，将所述M个FIFO分配到n个整数时延内存中，包括：

按照所述队列标识的顺序，将M个FIFO依次分配到n个整数时延内存中。

在第三种可能的实现方式中，根据第一种可能的实现方式中，还包括：

为n个整数时延内存依次分配整数时延内存标识为Memory0、Memory1、Memoryj…Memoryn，，其中，j为整数且j小于或等于n；

所述按照所述FIFO的长度为各所述FIFO分配队列标识包括：

按照各所述FIFO由短到长的顺序依次分配队列标识为1、2、i…M，其中，i为正整数且i小于或等于M；

当M是n的倍数时，所述根据预设规则和所述队列标识，将所述M个FIFO分配到n个整数时延内存中，包括：