[发明专利]产生线路模型的系统及方法

说明书

技术领域

本发明的具体实施例大体涉及集成电路设计。更特别的是，本发明的具体实施例涉及产生供信号完整性分析及功能设计验证用的线路模型(wire model)的系统及方法。

背景技术

制造集成电路的简化方法包含下列步骤：发展产品构想，设计电路，制造电路，封装及组装该产品。电路设计方法可进一步精细化含有下列步骤：精细化产品构想，产生逻辑设计图(logic schematic)，以及验证电路布局的功能。由于制造工艺已减到50纳米以下，电路布局在电路布局的功能验证时更频繁地无法满足设计要求。这些失败可能由电路组件的紧邻造成，这会增加寄生分量(parasitic component)(例如，寄生电容、寄生电阻及寄生电感)。寄生分量使传播通过电路的电子信号延迟以及可能导致信号完整性问题，妨碍电路满足设计要求。如果电路设计无法满足设计要求，设计者必须修改电路设计以及重新测试新设计直到满足所有的设计要求。此一重复过程会增加工艺的额外成本以及延迟设计的完成。

线路模型可用来判断电路设计的寄生效应，以便协助避免设计方法后期的昂贵重新设计。硅代工厂或组件库供货商(cell library vendor)可从得自各种样本设计的统计信息开发出线路模型。不过，特定的设计可能无法取得线路模型，以及设计者可能需要得知线路的分布电阻及电容。此外，线路模型的开发及使用很复杂、麻烦及耗时。

考虑到以上问题，最好可提供产生线路模型的系统及方法而没有复杂的功能让设计者可根据给定要求来改变模型正确度。此外，由以下结合附图及背景技术与具体实施方式及权利要求书将明白其它合意的特征及特性。

发明内容

在一示范具体实施例中，提供一种产生线路模型的方法。该方法包括产生线路配置档(wire configuration file)。该寄生分量值由该线路配置档确定以及用来建构合并该寄生分量值以计算电路的信号完整性的表格模型(table model)。

也提供一种产生线路模型的示范方法，其通过提供线路几何(wire geometry)以及选择具有多个技术参数的技术。定义该多个技术参数中的每一个的范围。然后，由该线路配置及该多个技术参数产生线路配置档。寄生分量值由该线路配置档确定以及合并Verilog-A表格模型以计算电路的信号完整性。

此外，提供产生线路模型的系统的示范具体实施例。该系统包含耦接至显示装置、使用者输入装置及储存装置的处理器。该处理器经配置成(1)产生线路配置档，(2)由该线路配置档确定寄生分量值，以及(3)由该寄生分量值建构表格模型。

附图说明

参考以下结合附图的详细说明及权利要求书可更加完整地了解本发明，图中类似的组件用相同的组件符号表示，且其中：

图1及图2的流程图是根据具体实施例图标集成电路的设计及制造的各种步骤；

图3是产生线路模型的方法的示范具体实施例；以及

图4是产生线路模型的系统的示范具体实施例。

具体实施方式

以下的详细说明在本质上只是用来图解说明而非旨在限制本发明具体实施例或所述具体实施例的应用及用途。本文使用“示范”的意思是“用来作为例子、实例或图例”。在此作为范例所描述的任何具体实作不是要让读者认为它比其它具体实作更佳或有利。此外，希望不受明示或暗示于【技术领域】、【背景技术】、【发明内容】或【具体实施方式】的中的理论约束。

如前述，期望可提供产生线路模型的系统及方法以判断集成电路中由寄生分量(例如，寄生电容、寄生电阻及寄生电感)造成的信号完整性问题(例如，信号延迟、交互干扰、及信号红外线落差)。根据一具体实施例，这可通过以下步骤来实现：产生线路配置，由该线路配置确定所述寄生分量值，以及建构使用所述寄生分量值的表格模型。这让设计者产生以彼等的要求量身订做的线路模型而没有复杂、麻烦又耗时的产生过程。

图1的流程图100是根据一具体实施例图标集成电路的设计及制造的简化示范步骤。开发产品构想，(步骤102)包括一组所欲性能。然后，设计电路(步骤104)以满足该组所欲性能(步骤102)，图2进一步描述此过程。然后，制造电路设计(步骤106)，封装(步骤108)，及组装(步骤110)。应了解此描述并非意在限制本具体实施例而只是用来图解说明。提及的步骤可用不同的顺序完成或完全不按照设计的个别要求。